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參數(shù)資料
| 型號(hào)： | MC68330FC16 |
| 廠商： | MOTOROLA INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁(yè)數(shù)： | 255/261頁(yè) |
| 文件大?。?/td> | 1153K |
| 代理商： | MC68330FC16 |
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MOTOROLA
MC68330 USER'S MANUAL
4-19
FRZ1 — Freeze Software Watchdog Enable
1=When FREEZE is asserted, the software watchdog counters are disabled,
preventing interrupts from occurring during software debug.
0=When FREEZE is asserted, the software watchdog counters continue to run. See
4.2.7 Freeze for more information.
FRZ0 — Freeze Periodic Interrupt Timer Enable
1=When FREEZE is asserted, the periodic interrupt timer counters are disabled.
0=When FREEZE is asserted, the periodic interrupt timer counters continue to
operate as programmed.
AVEC — Autovector
1=Chip select 0 will be disabled, and this pin will fuction as an autovector input to
the device.
0=The device will be configured with chip select 0 enabled.
SHEN1, SHEN0 — Show Cycle Enable
These two control bits determine what the EBI does with the external bus during
internal transfer operations (See Table 4-6). A show cycle allows internal transfers
to be externally monitored. The address, data, and control signals (except for
AS)
are driven externally.
DS is used to signal address strobe timing for show cycles.
Data is valid on the next falling clock edge after
DS is negated. However, data is
not driven externally and
AS and DS are not asserted externally for internal
accesses unless show cycles are enabled.
If external bus arbitration is disabled, the EBI will not recognize an external bus
request until arbitration is enabled again. When SHEN1 is set, an external bus
request causes an internal master to stop its current cycle and relinquish the
internal bus. The internal master resumes running cycles on the bus after
BR and
BGACK are negated. To prevent bus conflicts, external peripherals must not
attempt to initiate cycles during show cycles with arbitration disabled.
Table 4-6. Show Cycle Control Bits
SHEN1
SHEN0
ACTION
0
Show cycles disabled, external arbitration enabled
0
1
Show cycles enabled, external arbitration disabled
1
X
Show cycles enabled, external arbitration enabled
SUPV — Supervisor/User Data Space
The SUPV bit defines the SIM40 global registers as either supervisor data space or
user (unrestricted) data space.
1=The SIM40 registers defined as supervisor/user are restricted to supervisor data
access (FC2–FC0=$5). An attempted user-space write is ignored and returns
BERR.
0=The SIM40 registers defined as supervisor/user data are unrestricted (FC2 is a
don't care).
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PDF描述 |
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參數(shù)描述 |
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