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參數(shù)資料
| 型號： | MC68330FC16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數(shù)： | 246/261頁 |
| 文件大?。?/td> | 1153K |
| 代理商： | MC68330FC16 |
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MOTOROLA
MC68330 USER'S MANUAL
4-11
filter capacitor provide a faster response time for the PLL, and larger values provide
greater frequency stability.
4.2.3.2 FREQUENCY DIVIDER. The frequency divider circuits divide the VCO
frequency down to the reference frequency for the phase comparator. The frequency
divider consists of the following: 1) a 2-bit prescaler controlled by the W bit in the SYNCR
and 2) a 6-bit modulo downcounter controlled by the Y bits in the SYNCR.
Several factors are important to the design of the system clock. The resulting system
clock frequency must be within the limits specified for the device. The frequency of the
system clock is given by the following equation:
FSYSTEM = FCRYSTAL (4(Y+1)22W+X)
The maximum VCO frequency limit must also be observed. The VCO frequency is given
by the following equation:
FVCO = FSYSTEM(2–X)
Since clearing the X-bit causes the VCO to run at twice the system frequency, the VCO
upper frequency limit must be considered when programming the SYNCR. Both the
system clock and VCO frequency limits are given in the MC68330/D,
MC68330
Technical Summary. Table 4-2 lists some the frequencies available from various
combinations of SYNCR bits with a reference frequency of 32.768-kHz.
Table 4-2. System Frequencies from 32.768-kHz Reference
Y
W=0; X=0
W=0; X=1
W=1; X=0
W=1; X=1
000000
131
262
524
1049
000101
786
1573
3146
6291
001010
1442
2884
5767
11534
001111
2097
4194
8389
16777
010100
2753
5505
11010
22020
011001
3408
6816
13631
–
011111
4194
8389
16777
–
100011
4719
9437
18874
–
101000
5374
10748
20972
–
101101
6029
12059
23593
–
110010
6685
13369
–
110111
7340
14680
–
111100
7995
15991
–
111111
8389
16777
–
NOTE: System frequencies are in kHz.
4.2.3.3 CLOCK CONTROL. The clock control circuits determine the source used for
both internal and external clocks during special circumstances, such as low-power stop
(LPSTOP) execution.
Table 4-3 summarizes the clock activity during LPSTOP, in crystal mode operation. Any
clock in the off state is held low. Two bits in the SYNCR (STEXT and STSIM) control
clock activity during LPSTOP. Refer to 4.2.6 Low-Power Stop for additional
information.
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PDF描述 |
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| MC68332AVPV16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
| MC68332GMPV16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
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參數(shù)描述 |
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