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參數(shù)資料
| 型號： | MC68330FC16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數(shù)： | 212/261頁 |
| 文件大?。?/td> | 1153K |
| 代理商： | MC68330FC16 |
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3- 26
MC68330 USER’S MANUAL
MOTOROLA
CPU32, so the CPU32 performs a CPU space type 3 write with the mask level encoded on
the data bus, as shown in the following figure. The CPU space type 3 cycle waits for the
bus to be available, and is shown externally to indicate to external devices that the
MC68330 is going into low-power stop mode. If an external device requires additional time
to prepare for entry into low-power stop mode, entry can be delayed by assertingf
HALT.
The SIM40 provides internal
DSACKx response to this cycle. For more information on how
the SIM40 responds to low-power stop mode, see
Section 4 System Integration
Module.
0
0000
00
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET:
I2
I1
I2-I0 — Interrupt Mask Level
The interrupt mask level is encoded on bits 2 – 0 of the data bus during an
LPSTOP broadcast.
3.4.3 Module Base Address Register Access
All internal module registers, including the SIM40, occupy a single 4K-byte block that is
relocatable along 4K-byte boundaries. The location is fixed by writing the desired base
address of the SIM40 block to the module base address register using the MOVES
instruction. The module base address register is only accessible in CPU space at address
$0003FF00. The SFC or DFC register must indicate CPU space (FC2:0=$7), using the
MOVEC instruction, before accessing MBAR. Refer to Section 4 System Integration
Module for additional information on the module base address register.
3.4.4 Interrupt Acknowledge Bus Cycles
The CPU32 makes an interrupt pending in three cases. The first case occurs when a
peripheral device signals the CPU32 (with the
IRQ7-IRQ1 signals) that the device
requires service and the internally synchronized value on these signals indicates a higher
priority than the interrupt mask in the status register. The second case occurs when a
transition has occurred in the case of a level 7 interrupt. A recognized level 7 interrupt
must be removed for one clock cycle before a second level 7 can be recognized. The third
case occurs if, upon returning from servicing a level 7 interrupt, the request level stays at 7
and the processor mask level changes from 7 to a lower level, a second level 7 is
recognized. The CPU32 takes an interrupt exception for a pending interrupt within one
instruction boundary (after processing any other pending exception with a higher priority).
The following paragraphs describe the various kinds of interrupt acknowledge bus cycles
that can be executed as part of interrupt exception processing.
3.4.4.1 INTERRUPT ACKNOWLEDGE CYCLE – TERMINATED NORMALLY. When the
CPU32 processes an interrupt exception, it performs an interrupt acknowledge cycle to
obtain the number of the vector that contains the starting location of the interrupt service
routine. Some interrupting devices have programmable vector registers that contain the
interrupt vectors for the routines they use. The following paragraphs describe the interrupt
acknowledge cycle for these devices. Other interrupting conditions or devices cannot
supply a vector number and use the autovector cycle described in 3.4.4.2 Autovector
Interrupt Acknowledge Cycle.
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PDF描述 |
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