參數(shù)資料
型號: MC68330FC16
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132
封裝: PLASTIC, QFP-132
文件頁數(shù): 223/261頁
文件大小: 1153K
代理商: MC68330FC16
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3- 36
MC68330 USER’S MANUAL
MOTOROLA
S0
S2
S4
S0
S2
S4
HALT
WRITE
RERUN
WRITE
CYCLE
CLKOUT
DSACKx
R/W
DS
BERR
A31–A
D15–D1
HALT
AS,CS
FC2–FC0
SIZ1-SIZ
Figure 3-20. Late Retry Sequence
3.5.3 Halt Operation
When
HALT is asserted and BERR is not asserted, the MC68330 halts external bus
activity at the next bus cycle boundary (see Figure 3-21).
HALT by itself does not
terminate a bus cycle. Negating and reasserting
HALT in accordance with the correct
timing requirements provides a single step (bus cycle to bus cycle) operation.
HALT
affects external bus cycles only, thus a program that does not require use of the external
bus may continue executing. The single-cycle mode allows the user to proceed through
(and debug) external MC68330 operations, one bus cycle at a time. Since the occurrence
of a bus error while
HALT is asserted causes a retry operation, the user must anticipate
retry cycles while debugging in the single-cycle mode. The single-step operation and the
software trace capability allow the system debugger to trace single bus cycles, single
instructions, or changes in program flow.
When the MC68330 completes a bus cycle with
HALT asserted, D15-D0 is placed in the
high-impedance state, and bus control signals are driven inactive (not high-impedance
state); the address, function code, size, and read/write signals remain in the same state.
The halt operation has no effect on bus arbitration (refer to 3.6 Bus Arbitration). When
bus arbitration occurs while the MC68330 is halted, the address and control signals are
also placed in the high-impedance state. Once bus mastership is returned to the
MC68330, if
HALT is still asserted, the address, function code, size, and read/write
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