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參數(shù)資料
| 型號： | MC68330FC16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數(shù)： | 190/261頁 |
| 文件大小： | 1153K |
| 代理商： | MC68330FC16 |
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3- 6
MC68330 USER’S MANUAL
MOTOROLA
The MC68330 always attempts to transfer the maximum amount of data on all bus cycles;
for a word operation, it always assumes that the port is 16 bits wide when beginning the
bus cycle. The bytes of operands are designated as shown in Figure 3-2. The most
significant byte of a long-word operand is OP0, and OP3 is the least significant byte. The
two bytes of a word-length operand are OP0 (most significant) and OP1. The single byte
of a byte-length operand is OP0. These designations are used in the figures and
descriptions that follow.
Figure 3-2 shows the required organization of data ports on the MC68330 bus for both 8-
and 16-bit devices. The four bytes shown in Figure 3-2 are connected through the internal
data bus and data multiplexer to the external data bus. The data multiplexer establishes
the necessary connections for different combinations of address and data sizes. The
multiplexer takes the two bytes of the 16-bit bus and routes them to their required
positions. The positioning of bytes is determined by the size (SIZ1 and SIZ0) and address
(A0) outputs. The SIZ1 and SIZ0 outputs indicate the number of bytes to be transferred
during the current bus cycle, as listed in Table 3-1. The number of bytes transferred during
a write or read bus cycle is equal to or less than the size indicated by the SIZ1 and SIZ0
outputs, depending on port width. For example, during the first bus cycle of a long-word
transfer to a word port, the size outputs indicate that four bytes are to be transferred
although only two bytes are moved on that bus cycle.
The address line A0 also affects the operation of the data multiplexer. During an operand
transfer, A31–A1 indicate the word base address of that portion of the operand to be
accessed, and A0 indicates the byte offset from the base (i.e., either odd or even byte).
Figure 3-2 lists the bytes required on the data bus for read cycles. The entries shown as
OPn are portions of the requested operand that are read or written during that bus cycle
and are defined by SIZ1, SIZ0, and A0 for the bus cycle. The transfer cases marked
misaligned are not generated by the MC68330.
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PDF描述 |
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| MC68332AVPV16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
| MC68332GMPV16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
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參數(shù)描述 |
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| MC68330FE25 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
| MC68330FE8V | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
| MC68330FG16 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
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