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參數(shù)資料
| 型號： | MC68330FC16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數(shù)： | 201/261頁 |
| 文件大?。?/td> | 1153K |
| 代理商： | MC68330FC16 |
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3- 16
MC68330 USER’S MANUAL
MOTOROLA
The transfer of data between the MC68330 and other devices involves the following
signals:
Address Bus A31–A0
Data Bus D15–D0
Control Signals
The address and data buses are both parallel, nonmultiplexed buses. The bus master
moves data on the bus by issuing control signals, and the bus uses a handshake protocol
to ensure correct movement of the data. In all bus cycles, the bus master is responsible
for deskewing all signals it issues at both the start and end of the cycle. In addition, the
bus master is responsible for deskewing the acknowledge and data signals from the slave
devices. The following paragraphs define read, write, and read-modify-write cycle
operations. Each bus cycle is defined as a succession of states that apply to the bus
operation. These states are different from the MC68330 states described for the CPU32.
The clock cycles used in the descriptions and timing diagrams of data transfer cycles are
independent of the clock frequency. Bus operations are described in terms of external bus
states.
3.3.1 Read Cycle
During a read cycle, the MC68330 receives data from a memory or peripheral device. If
the instruction specifies a long-word or word operation, the MC68330 attempts to read two
bytes at once. For a byte operation, the MC68330 reads one byte. The section of the data
bus from which each byte is read depends on the operand size, address signal A0, and
the port size. Refer to 3.2.1 Dynamic Bus Sizing and 3.2.2 Misaligned Operands for
more information. Figure 3-7 is a flowchart of a word read cycle.
BUS MASTER
SLAVE
ADDRESS DEVICE
1. SET R/W TO READ
2. DRIVE ADDRESS ON A31–A0
3. DRIVE FUNCTION CODE ON FC2–FC0
4. DRIVE SIZE PINS FOR OPERAND SIZE
ACQUIRE DATA
1. LATCH DA
5. ASSERT AS AND
START NEXT CYCLE
2. NEGATE AS AND
1. DECODE ADDRESS
2. PLACE DATA ON D15–D0
PRESENT DATA
3. DRIVE DSACKx SIGN
TERMINATE CYCLE
1. REMOVE DATA FROM D1
2. NEGATE DSAC
Figure 3-7. Word Read Cycle Flowchart
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68332AMPV16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
| MC68332GMPV20 | 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP144 |
| MC68332AVPV16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
| MC68332GMPV16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
| SPAKMC332GMPV20 | 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MC68330FE16V | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
| MC68330FE25 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
| MC68330FE8V | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
| MC68330FG16 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated CPU32 Processor |
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