參數(shù)資料
型號(hào)： M32186F8VFP
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁(yè)數(shù)： 770/1032頁(yè)
文件大?。?/td> 5750K
代理商： M32186F8VFP
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DIRECT RAM INTERFACE (DRI)
14
14-14
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
(3) ADST (Address Counter Status) bit (Bit 2)
This bit indicates which DRI address counter, 0 or 1, is currently selected to specify the destination
address of DRI transfer.
(4) ADMD (Address Counter Operation Mode Select) bit (Bit 3)
This bit selects operation modes of DRI address counter 0(DRIADR0CT) and DRI address counter
1(DRIADR1CT). Both DRI address counters operate in the same mode.
When continuous mode is selected
The active DRI address counter is incremented by 4 each time a DRI transfer is completed after
DRI transfer is enabled. In continuous mode, no DRI address reload register values are used.
When reload mode is selected
When the DCPEN (capture enable) bit in the DRI Data Capture Control Register(DRIDCAPCNT)
changes state from "0" to "1" (= enabled) after DRI transfer is enabled, the DRI address counter is
reloaded with a count value from the corresponding DRI address reload register. Thereafter, the
active DRI address counter is incremented by 4 each time a DRI transfer is completed.
Note: If the bus width for the input data from external devices is chosen to be 8 bits, a DRI transfer is
executed every four data capture events detected. Similarly, a DRI transfer is executed every
two data capture events detected if the selected bus width is 16 bits or every data capture event
detected if the selected bus width is 32 bits.
(5) ADSL (Address Counter Select) bits (Bits 4, 5)
The DRI contains two address counters to specify the internal RAM address to which data is trans-
ferred. These bits are used to select one of the two address counters.
1) When DRI address counter 0 selected
Data is transferred to the internal RAM address specified by DRI address counter 0(DRIADR0CT).
2) When DRI address counter 1 selected
Data is transferred to the internal RAM address specified by DRI address counter 1(DRIADR1CT).
3) When DRI address counters 0 and 1 toggled
The DRI address counters are switched over in hardware by an event selected by the ADEV
(address counter switchover select) bit. After a mycrocomputer reset, DRI address counter 0
(DRIADR0CT) is active. When the DRST (DRI reset) bit is cleared to "0," the active DRI address
counter is initialized to DRI address counter 0(DRIADR0CT).
(6) ADEV (Address Counter Switchover Select) bit (Bit 7)
This bit is effective only when the ADSL(address counter select) bit are set to "10" (DRI address
counters 0/1 toggled). This bit selects an event that causes the DRI address counter 0(DRIADR0CT)
and 1(DRIADR1CT) that specify the destination address on the internal RAM of transfer to switch over.
Note: If a DEC4 underflow is selected as the address counter switchover event, it is prohibited
to select DIN4 event detection/capture event as the DEC4 count event.
14.2 DRI Related Registers
相關(guān)PDF資料
PDF描述
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M34283G2GP 4-BIT, MROM, 4 MHz, MICROCONTROLLER, PDSO20
M34283G2-XXXGP 4-BIT, MROM, 4 MHz, MICROCONTROLLER, PDSO20
M34502E4FP 4-BIT, OTPROM, MICROCONTROLLER, PDSO24
相關(guān)代理商/技術(shù)參數(shù)
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M32192F8TFP#U0 制造商:Renesas Electronics Corporation 功能描述:MCU 32-bit M32R RISC 1024KB Flash 3.3V/5V 144-Pin LQFP
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M-322 功能描述:單板計(jì)算機(jī) IND MOTHERBOARD CORE 2 DUO LGA775 ATX RoHS:否 制造商:Ampro By ADLINK 外觀尺寸:EPIC 處理器類(lèi)型:Intel Atom D510 頻率:1.66 GHz 存儲(chǔ)容量:2 GB (max) 存儲(chǔ)類(lèi)型:DDR2, L2 Cache 接口類(lèi)型:Ethernet, PS/2, SATA, Serial, USB 工作電源電壓:5 V, 12 V 功耗:13 W 最大工作溫度:+ 70 C 尺寸:165.1 mm x 114.3 mm
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