參數(shù)資料
型號： M32186F8VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 535/1032頁
文件大?。?/td> 5750K
代理商： M32186F8VFP
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SERIAL INTERFACE
12
12-2
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
12.1 Outline of Serial Interface
The 32185/32186 contains a total of six serial interface channels, SIO0–SIO5. Channels SIO0, SIO1, SIO4
and SIO5 can be selected between CSIO mode (clock-synchronous serial interface) and UART mode (clock-
asynchronous serial interface). Channels SIO2 and SIO3 are UART mode only.
CSIO mode (clock-synchronous serial interface)
Communication is performed synchronously with a transfer clock, using the same clock on both trans-
mit and receive sides. The transfer data length can be selected within the range from 8 to 16 bits long.
UART mode (clock-asynchronous serial interface)
Communication is performed at any transfer rate in any transfer data format. The transfer data length
can be selected from 7, 8 and 9 bits.
Channels SIO0–SIO5 each have a transmit DMA transfer and a receive DMA transfer request. These
serial interfaces, when combined with the internal DMA Controller (DMAC), allow serial communica-
tion to be performed at high speed, as well as reduce the data communication load of the CPU.
Serial interface is outlined below.
Table 12.1.1 Outline of Serial interface
Item
Description
Number of channels
CSIO mode and UART mode
: 4 channels (SIO0, SIO1, SIO4, SIO5)
UART only
: 2 channels (SIO2, SIO3)
Clock
During CSIO mode : Internal clock or external clock as selected (Note 1), clock polarity can be selected
During UART mode : Internal clock only
Transfer mode
Transmit half-duplex, receive half-duplex, transmit/receive full-duplex
BRG count source
f(BCLK), f(BCLK)/8, f(BCLK)/32, f(BLCK)/256 (Note 2)
(when internal clock selected)
f(BCLK)/2, f(BCLK)/16, f(BCLK)/64, f(BCLK)/512
f(BCLK): Peripheral clock operating frequency
Data format
CSIO mode
: Data length = selectable in the range of 8–16 bits
Order of transfer = selectable from LSB first or MSB first
UART mode
: Start bit = 1 bit
Character length = 7, 8 or 9 bits
Parity bit = Added (odd, even) or not added
Stop bit = 1 or 2 bits
Order of transfer = selectable from LSB first or MSB first
Baud rate
CSIO mode
: 76 bits/sec to 2.5 Mbits/sec (when f(BCLK) = 20 MHz/internal clock selected)
Max 1.25 Mbits/sec (when f(BCLK) = 20 MHz/external clock selected)
UART mode
: 9.5 bits/sec to 1.25 Mbits/sec (when f(BCLK) = 20 MHz)
Error detection
CSIO mode
: Overrun error only
UART mode
: Overrun, parity and framing errors
(Occurrence of any of these errors is indicated by an error sum bit)
Fixed period clock
When using SIO0, SIO1, SIO4 and SIO5 as UART mode, this function outputs a divided-by-2
BRG output function
clock from the SCLK pin.
Note 1: The maximum input frequency of an external clock during CSIO mode is f(BCLK)/16.
Note 2: If f(BCLK) is selected as the count source, the BRG set value is subject to limitations.
12.1 Outline of Serial Interface
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PDF描述
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