參數(shù)資料
型號(hào)： M32186F8VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 557/1032頁
文件大小： 5750K
代理商： M32186F8VFP
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SERIAL INTERFACE
12
12-22
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
(1) RSTAT (Receive Status) bit (Bit 1)
[Set condition]
This bit is set to "1" by a start of receive operation. When this bit = "1," the serial interface is receiving data.
[Clear condition]
This bit is cleared upon completion of receive operation or by clearing the REN (Receive Enable) bit to "0."
(2) RFIN (Reception Finished) bit (Bit 2)
[Set condition]
This bit is set to "1" when all data bits have been received in the Receive Shift Register and whose
content is transferred to the Receive Buffer Register.
[Clear condition]
This bit is cleared to "0" by reading out the lower byte of the Receive Buffer Register or by clearing
the REN (Receive Enable) bit. However, if an overrun error occurs, this bit cannot be cleared by
reading out the lower byte of the Receive Buffer Register. In this case, clear REN (Receive Enable)
bit to "0."
(3) REN (Receive Enable) bit (Bit 3)
Reception is enabled by setting this bit to "1," and is disabled by clearing this bit to "0," in which
case the receiver unit is initialized. Accordingly, the receive status and reception finished bits, as
well as the overrun error, framing error, parity error and error sum bits all are cleared.
The receive operation stops if the Receive Enable bit is cleared to "0" while receiving data.
(4) OVR (Overrun Error) bit (Bit 4)
When an overrun error occurs, the received data is not stored in the Receive Buffer Register. In this
case, neither an interrupt request nor a DMA transfer request by receive completion occurs.
[Set condition]
This bit is set to "1" when all bits of the next received data have been set in the Receive Shift
Register while the Receive Buffer Register still contains the previous received data. Although
receive operation continues even when the overrun error flag = "1," the received data is not stored
in the Receive Buffer Register. This error bit must be cleared before normal reception can be
restarted.
[Clear condition]
This bit is cleared by only clearing the REN (Receive Enable) bit to "0."
(5) PTY (Parity Error) bit (Bit 5)
This bit is effective in only UART mode. It is fixed to "0" during CSIO mode. When a parity error
occurs, the received data is stored in the Receive Buffer Register. In this case, an interrupt request
by receive completion occurs but a DMA transfer request does not occur.
[Set condition]
The PTY (Parity Error) bit is set to "1" when the SIO Transmit/Receive Mode Register PEN (Parity
Enable/Disable) bit is enabled and the parity (even or odd) of the received data does not agree with
one that was set by the said register’s PSEL (Parity Select) bit.
[Clear condition]
The PTY bit is cleared to "0" by reading out the lower byte of the SIO Receive Buffer Register or by
clearing the SIO Receive Control Register REN (Receive Enable) bit. However, if an overrun error
occurs, this bit cannot be cleared by reading out the lower byte of the Receive Buffer Register. In
this case, clear the REN (Receive Enable) bit to "0."
12.2 Serial Interface Related Registers
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PDF描述
M32185F4VFP 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
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