參數(shù)資料
型號： ELANSC520
廠商： Advanced Micro Devices, Inc.
英文描述： Microcontroller
中文描述： 微控制器
文件頁數(shù)： 420/440頁
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代理商： ELANSC520
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Index
Index-2
élanSC520 Microcontroller Register Set Manual
Automatic Initialization Control bit field
in MSTDMAMODE register, 11-91
in SLDMAMODE register, 11-55
B
BAD_CHK_ENB bit field, 7-12
Bank x
Column Address Width bit field, 7-5, 7-6
Enable bit field, 7-7, 7-8
Ending Address bit field, 7-7, 7-8
ending address configuration (figure), 7-8
Internal SDRAM Bank Count bit field, 7-5, 7-6
Base Class Code bit field, 6-22
baud rates, divisors, and clock source (table), 18-9
BAx signal, 20-10, 20-11
BBATSEN signal, 17-20
BCD bit field
in PITMODECTL register, 13-8
in PITxSTA register, 13-6
BI bit field, 18-21
Binary Coded Decimal Select bit field, 13-8
Binary Coded Decimal Select Status bit field, 13-6
Bits 7–3 of Base Interrupt Vector Number for this PIC bit
field
in MPICICW2 register, 12-32
in S1PICICW2 register, 12-57
in S2PICICW2 register, 12-45
BNKx_BNK_CNT bit field, 7-5, 7-6
BNKx_COLWDTH bit field, 7-5, 7-6
BNKx_ENB bit field, 7-7, 7-8
BNKx_END bit field, 7-7, 7-8
BOOTCS Control register, 9-2
BOOTCS Device
Delay for First Access bit field, 9-3
Delay for Subsequent Access bit field, 9-2
Mode bit field, 9-2
SDRAM/GP Bus Select bit field, 9-2
Width Select bit field, 9-2
BOOTCS signal, 1-2, 2-6, 9-1, 9-2, 9-3
BOOTCSCTL register, 9-2
Break Indicator bit field, 18-21
BSY bit field, 19-6
BUF bit field
in MPICICW4 register, 12-35
in S1PICICW4 register, 12-59
in S2PICICW4 register, 12-47
BUF_M/S bit field
in MPICICW4 register, 12-35
in S1PICICW4 register, 12-59
in S2PICICW4 register, 12-47
Buffer Chaining
Control register, 11-21
Enable for Channel x bit field, 11-21
Interrupt Enable register, 11-24
Status register, 11-22
Valid register, 11-25
Buffered Mode and Master/Slave Select bit field
in MPICICW4 register, 12-35
in S1PICICW4 register, 12-59
in S2PICICW4 register, 12-47
Bus Number bit field, 6-15
BUS_MAS bit field, 6-21
BUS_NUM bit field, 6-15
BUS_PARK_SEL bit field, 5-2
C
Cache Write Mode bit field, 4-3
CACHE_WR_MODE bit field, 4-3
CAS_LAT bit field, 7-4
CBAR register, 2-9
CBEx signal, 6-17
CF_DRAM signal, 7-2
CF_ROM_GPCS signal, 7-2
CFG_DATA bit field, 6-17
CFGx signal, 9-2, 9-3
Chaining Buffer Valid for Channel x bit field, 11-25
Channel x DMA Request bit field
in MSTDMASTA register, 11-86
in SLDMASTA register, 11-50
Channel x Slave Cascade Select bit field, 12-33, 12-34
Channel x Terminal Count bit field
in MSTDMASTA register, 11-86
in SLDMASTA register, 11-50
Chip Select Pin Function Select register, 20-7
Chip Select Recovery Time bit field, 10-7
Chip Select x Device
Delay for First Access bit field
in ROMCS1CTL register, 9-5
in ROMCS2CTL register, 9-7
Delay for Subsequent Accesses bit field
in ROMCS1CTL register, 9-4
in ROMCS2CTL register, 9-6
Mode bit field
in ROMCS1CTL register, 9-4
in ROMCS2CTL register, 9-6
SDRAM/GP Bus Select bit field
in ROMCS1CTL register, 9-4
in ROMCS2CTL register, 9-6
Width Select bit field
in ROMCS1CTL register, 9-4
in ROMCS2CTL register, 9-6
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