參數(shù)資料
型號： ELANSC520
廠商： Advanced Micro Devices, Inc.
英文描述： Microcontroller
中文描述： 微控制器
文件頁數(shù)： 234/440頁
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代理商： ELANSC520
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Programmable Interrupt Controller Registers
12-4
élanSC520 Microcontroller Register Set Manual
Interrupt Control (PICICR)
Memory-Mapped
MMCR Offset D00h
Register Description
This register controls the global interrupt mode for the Master, Slave 1 and Slave 2 programmable interrupt controllers,
slave controller bypass, and the global nonmaskable interrupt (NMI) mask bit.
Bit Definitions
7
6
5
4
3
2
1
0
Bit
NMI_DONE
NMI_ENB
Reserved
S2_GINT_
MODE
S1_GINT_
MODE
M_GINT_
MODE
Reset
0
0
0
0
0
1
1
1
R/W
R/W!
R/W
RSV
R/W
R/W
R/W
Bit
Name
Function
7
NMI_DONE
NMI Routine Done
0 = After this bit is set, it is cleared automatically by interrupt controller logic.
1 = Software sets this bit to indicate that the NMI routine is completed.
Subsequent NMI events are blocked by the interrupt controller until the NMI_DONE bit is set
by software, but if an NMI source is active at the time when the handler for another NMI sets
this bit, then the interrupt controller generates an NMI for the second source shortly after
returning from the first handler.
6
NMI_ENB
Master NMI Enable
This bit is a read/write version of the NMI enable bit that typically resides at direct-mapped
Port 0070h, bit 7, on a PC/AT-compatible system. It has been moved here to facilitate internal
design integration with the élanSC520 microcontroller.
0 = NMI is gated off from reaching the CPU core.
1 = NMI propagates to the CPU core.
If any NMI interrupt sources are active when this bit is set, an NMI is generated immediately.
The NMI_ENB bit is cleared by a CPU soft reset event. This allows software to initialize the
stack pointer before setting the NMI_ENB bit again after a soft reset. See Table 3-3 on
page 3-6 for a summary of élanSC520 microcontroller reset sources.
5
–
3
Reserved
Reserved
This bit field should be written to 0 for normal system operation.
2
S2_GINT_
MODE
Slave 2 PIC Global Interrupt Mode Enable
This bit provides a global or individual channel interrupt mode for the Slave 2 PIC.
0 =Slave 2 PIC global interrupt mode disabled.
1 =Slave 2 PIC global interrupt mode enabled.
If the S2_GINT_MODE bit is set, bit LTIM of the S2PICICW1 register (see page 12-39)
determines the interrupt mode for the Slave 2 PIC channels. If the S2_GINT_MODE bit and
the LTIM bit are set, all the Slave 2 PIC interrupt channels recognize level-sensitive interrupt
requests. If the S2_GINT_MODE bit is set and the LTIM bit is cleared, all the Slave 2 PIC
interrupt channels recognize edge-sensitive interrupt requests.
If the S2_GINT_MODE bit is cleared, the Slave 2 LTIM bit has no meaning, and the Slave 2
PIC channels can be programmed individually via the SL2PICMODE register (see page 12-9)
to select either edge- or level-sensitive interrupt recognition.
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