參數(shù)資料
型號(hào)： ELANSC520
廠商： Advanced Micro Devices, Inc.
英文描述： Microcontroller
中文描述： 微控制器
文件頁(yè)數(shù)： 27/440頁(yè)
文件大?。?/td> 6325K
代理商： ELANSC520
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Configuration Register Overview
élanSC520 Microcontroller Register Set Manual
1-7
1.2
DIRECT-MAPPED I/O REGISTERS
The direct-mapped I/O registers include the Configuration Base Address (CBAR) register
and PC/AT-compatible peripheral registers, such as the programmable interval timer (PIT),
programmable interrupt controller (PIC), direct memory access (DMA) controller, the real-
time clock (RTC) index and data registers, the PCI configuration address and data registers,
two universal asynchronous receive/transmit (UART) devices, and miscellaneous control
registers defined for compatibility. (The microcontroller’s third PIC and the CBAR register
are not found in PC/AT-compatible systems.)
Table 1-2 lists all of the direct-mapped I/O registers in the élanSC520 microcontroller.
GP-DMA Channel 6 Next Address High
GP-DMA Channel 7 Next Address Low
GP-DMA Channel 7 Next Address High
GP-DMA Channel 3 Next Transfer Count Low
GP-DMA Channel 3 Next Transfer Count High
GP-DMA Channel 5 Next Transfer Count Low
GP-DMA Channel 5 Next Transfer Count High
GP-DMA Channel 6 Next Transfer Count Low
GP-DMA Channel 6 Next Transfer Count High
GP-DMA Channel 7 Next Transfer Count Low
GP-DMA Channel 7 Next Transfer Count High
GPDMANXTADDH6
GPDMANXTADDL7
GPDMANXTADDH7
GPDMANXTTCL3
GPDMANXTTCH3
GPDMANXTTCL5
GPDMANXTTCH5
GPDMANXTTCL6
GPDMANXTTCH6
GPDMANXTTCL7
GPDMANXTTCH7
DAAh
DACh
DAEh
DB0h
DB2h
DB4h
DB6h
DB8h
DBAh
DBCh
DBEh
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Table 1-2
Direct-Mapped I/O Registers
Register Name
Slave DMA
Slave DMA Channel 0 Memory Address
Slave DMA Channel 0 Transfer Count
Slave DMA Channel 1 Memory Address
Slave DMA Channel 1 Transfer Count
Slave DMA Channel 2 Memory Address
Slave DMA Channel 2 Transfer Count
Slave DMA Channel 3 Memory Address
Slave DMA Channel 3 Transfer Count
Slave DMA Channel 0–3 Status
Slave DMA Channel 0–3 Control
Slave Software DRQ(n) Request
Slave DMA Channel 0–3 Mask
Slave DMA Channel 0–3 Mode
Slave DMA Clear Byte Pointer
Slave DMA Controller Reset
Slave DMA Controller Temporary
Slave DMA Mask Reset
Slave DMA General Mask
Mnemonic
I/O Address
0000–000Fh
0000h
0001h
0002h
0003h
0004h
0005h
0006h
0007h
0008h
0008h
0009h
000Ah
000Bh
000Ch
000Dh
000Dh
000Eh
000Fh
Page Number
GPDMA0MAR
GPDMA0TC
GPDMA1MAR
GPDMA1TC
GPDMA2MAR
GPDMA2TC
GPDMA3MAR
GPDMA3TC
SLDMASTA
SLDMACTL
SLDMASWREQ
SLDMAMSK
SLDMAMODE
SLDMACBP
SLDMARST
SLDMATMP
SLDMAMSKRST
SLDMAGENMSK
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Table 1-1
Memory-Mapped Configuration Region (MMCR) Registers (By Offset) (Continued)
Register Name
Mnemonic
MMCR Offset Page Number
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PDF描述
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