參數(shù)資料
型號(hào)： ELANSC520
廠商： Advanced Micro Devices, Inc.
英文描述： Microcontroller
中文描述： 微控制器
文件頁數(shù)： 377/440頁
文件大小： 6325K
代理商： ELANSC520
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UART Serial Port Registers
élanSC520 Microcontroller Register Set Manual
18-21
Direct-Mapped
UART 2 Line Status (UART2LSR)
I/O Address 02FDh
UART 1 Line Status (UART1LSR)
I/O Address 03FDh
Register Description
This read-only register shows the status of the data transfer, with indicators for transmitter or transmit holding register
empty, break detected, framing error, parity error, overrun error, and received data ready.
Bit Definitions
7
6
5
4
3
2
1
0
Bit
ERR_IN_
FIFO
TEMT
THRE
BI
FE
PE
OE
DR
Reset
0
R!
1
R!
1
R!
0
R!
0
R!
0
R!
0
R!
0
R!
R/W
Bit
Name
Function
7
ERR_IN_FIFO
16550-Compatible Mode Error
0 =In 16550-compatible mode, there is noparity error, framing error, or break condition in the
receive FIFO. In 16450-compatible mode, this bit always reads back 0.
1 =At least one parity error, framing error or break condition is present in the receive FIFO
(16550-compatible mode only).
This bit is cleared by a read from this register (UARTxLSR) or by a read from the receiver
FIFO when there are no more error conditions present in the FIFO.
6
TEMT
Transmitter Empty Indicator
0 =The transmit shift register still has data to transmit.
1 =In 16450-compatible mode, both the transmit holding register and the transmit shift
register are empty. In 16550-compatible mode, both the transmit FIFO and the transmit
shift register are empty.
5
THRE
Transmit Holding Register (16450-Compatible Mode) or Transmitter FIFO (16550-
Compatible Mode) Empty
0 =The transmitter still has data to place in the transmit shift register.
1 =In 16450-compatible mode, the transmit holding register is ready to accept a new
character. In 16550-compatible mode, the transmit FIFO is completely empty.
In 16450-compatible mode, this bit is automatically reset by a write to the UARTxTHR register
(see page 18-7). In 16550-compatible mode, this interrupt is cleared when the transmit FIFO
is written to.
This bit can be used to generate an interrupt if programmed to do so via the Interrupt Enable
register.
4
BI
Break Indicator
0 =There is no break indication associated with the current character.
1 =In 16450-compatible mode, this bit is set when the UART has detected that the sending
UART has transmitted a break condition for a period longer than the time it takes to
receive start, data, parity and stop bits.
In 16550-compatible mode, this bit is set when an entire word (start, data, parity, stop)
that was received into the FIFO with break indication present is now at the top of the
FIFO. Only one break indication is loaded into the FIFO regardless of the duration of the
break condition. A new character is not loaded into the FIFO until the next valid start bit is
detected.
This latched status bit is automatically cleared by a read from this register (UARTxLSR).
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