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參數(shù)資料
| 型號： | DS3112+W |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 75/133頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MUX T3/E3 3.3V 256-PBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 控制器類型： | 調(diào)幀器，多路復用器 |
| 接口： | 并行/串行 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 電流 - 電源： | 150mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-PBGA（27x27） |
| 包裝： | 管件 |
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DS3112
46 of 133
Register Name:
IMSR
Register Description:
Interrupt Mask for Master Status Register
Register Address:
0Ah
Bit #
7
6
5
4
3
2
1
0
Name
—
T2E2SR2
T2E2SR1
FEAC
HDLC
BERT
COVF
OST
Default
—
0
Bit #
15
14
13
12
11
10
9
8
Name
—
LORC
LOTC
T3E3SR
T1LB
Default
—
0
Bit 0: One-Second Timer Boundary Occurrence (OST).
0 = interrupt masked
1 = interrupt unmasked
Bit 1: Counter Overflow Event (COVF).
0 = interrupt masked
1 = interrupt unmasked
Bit 2: Change in BERT Status (BERT).
0 = interrupt masked
1 = interrupt unmasked
Bit 3: Change in HDLC Status (HDLC).
0 = interrupt masked
1 = interrupt unmasked
Bit 4: Change in FEAC Status (FEAC).
0 = interrupt masked
1 = interrupt unmasked
Bit 5: Change in T2/E2 LOF or AIS Status (T2E2SR1).
0 = interrupt masked
1 = interrupt unmasked
Bit 6: Change in T2/E2 RAI Status (T2E2SR2).
0 = interrupt masked
1 = interrupt unmasked
Bit 8: T1 Loopback Detected (T1LB).
0 = interrupt masked
1 = interrupt unmasked
Bit 9: Change in T3/E3 Framer Status (T3E3SR).
0 = interrupt masked
1 = interrupt unmasked
Bit 10: Loss Of Transmit Clock (LOTC).
0 = interrupt masked
1 = interrupt unmasked
Bit 11: Loss Of Receive Clock (LORC).
0 = interrupt masked
1 = interrupt unmasked
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