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參數(shù)資料
| 型號： | CYNSE70064A |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | Search Engine |
| 中文描述： | 搜索引擎 |
| 文件頁數(shù)： | 119/127頁 |
| 文件大?。?/td> | 3275K |
| 代理商： | CYNSE70064A |
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CYNSE70064A
Document #: 38-02041 Rev. *E
Page 119 of 127
17.0
AC Timing Waveforms
Table 17-1
shows the AC timing parameters for the CYNSE70064A device;
Table 17-2
shows the same parameters but for 2.5V.
Table 17-1. AC Timing Parameters with CLK2X
Notes:
11.
12. Based on an AC load of C
= 30 pF (see
Figure 17-1
,
Figure 17-2
, and
Figure 17-3
).
13. These parameters are sampled but not 100% tested, and are based on an AC load of 5 pF.
Values are based on 50% signal levels.
Parameter
f
CLOCK
t
CLK
t
CKHI
t
CKLO
t
ISCH
t
IHCH
t
ICSCH
t
ICHCH
t
CKHOV
Description
CYNSE70064A-
50
Min.
CYNSE70064A-
66
Min.
CYNSE70064A-
83
Min.
Unit
MHz
ns
ns
ns
ns
ns
ns
ns
ns
Max.
100
Max.
133
Max.
166
CLK2X frequency
CLK2X period
CLK2X HIGH pulse
[11]
CLK2X LOW pulse
[11]
Input set-up time to CLK2X rising edge
[11]
Input hold time to CLK2X rising edge
[11]
Cascaded input set-up time to CLK2X rising edge
[11]
Cascaded input hold time to CLK2X rising edge
[11]
Rising edge of CLK2X to LHO, FULO, BHO, FULL
valid
[12]
Rising edge of CLK2X to DQ valid
[12]
Rising edge of CLK2X to DQ High-Z
[13]
Rising edge of CLK2X to SRAM bus valid
[12]
Rising edge of CLK2X to SRAM bus High-Z
[13]
Rising edge of CLK2X to SRAM bus LOW-Z
[13]
10
4.0
4.0
2.5
0.6
4.2
0.6
7.5
3.0
3.0
2.5
0.6
4.2
0.6
6.0
2.4
2.4
1.8
0.6
3.5
0.6
9.5
8.5
7.0
t
CKHDV
t
CKHDZ
t
CKHSV
t
CKHSHZ
t
CKHSLZ
10.0
9.5
10.0
7.0
9.0
8.5
9.0
6.5
7.5
7.0
7.5
6.0
ns
ns
ns
ns
ns
1.2
1.2
1.2
7.5
7.0
6.5
Table 17-2. 2.5V AC Table for Test Condition of CYNSE70064A
Conditions
Results
Input pulse levels (V
DDQ
= 3.3V)
Input pulse levels (V
DDQ
= 2.5V)
Input rise and fall times measured at 0.3V and 2.7V (V
DDQ
= 3.3V)
Input rise and fall times measured at 0.25V and 2.25V (V
DDQ
= 2.5V)
Input timing reference levels (V
DDQ
= 3.3V)
Input timing reference levels (V
DDQ
= 2.5V)
Output reference levels (V
DDQ
= 3.3V)
Output reference levels (V
DDQ
= 2.5V)
Output load
GND to 3.0V
GND to 2.5V
≤
2 ns see (
Figure 17-1
)
≤
2 ns see (
Figure 17-1
)
1.5V
1.25V
1.5V
1.25V
See
Figure 17-2
and
Figure 17-3
10%
90%
90%
10%
GND
+2.5 V
DDQ
= 2.5V/+3.0V V
DDQ
= 3.3V
Figure 17-1. Input Waveform for CYNSE70064A
Z0 = 50
V
L
= 1.25V for V
CCIO
= 2.5V
V
L
= 1.5V for V
CCIO
= 3.3V
D
OUT
C = 30 pF
AC Load
50
Figure 17-2. Output Load for CYNSE70064A
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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