- 您現在的位置：買賣IC網 > PDF目錄381302 > ARM940T (Electronic Theatre Controls, Inc.) TECHNICAL REFERENCE MANUAL PDF資料下載
參數資料
| 型號： | ARM940T |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | TECHNICAL REFERENCE MANUAL |
| 中文描述： | 技術參考手冊 |
| 文件頁數： | 56/230頁 |
| 文件大小： | 1144K |
| 代理商： | ARM940T |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁當前第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁
Caches and Write Buffer
4-8
Copyright 1999, 2000 ARM Limited. All rights reserved.
ARM DDI 0144B
4.3
DCache
The ARM940T has a 4KB DCache comprising 256 lines of 16 bytes (four words),
arranged as four 64-way associative segments. The DCache uses the physical address
generated by the processor core. It uses an
allocate on read-miss
policy, and is always
reloaded a cache line (four words) at a time through the external interface.
The DCache supports both
Write-Back
(WB) and
Write-Through
(WT) modes. For data
stores that hit in the DCache, in WB mode the cache line is updated, and an additional
dirty bit associated with the cache line is set. This indicates that the internal version of
the data differs from that in the external memory. In WT mode, a store that hits in the
DCache causes the cache line to be updated but not marked as dirty, because the data
store is also written to the write buffer to keep the external memory consistent. In both
WB and WT modes, a store that misses in the cache is sent to the write buffer. When a
line fetch causes a cache line to be evicted from the DCache, the dirty bit for the victim
line is read and if the line contains valid and dirty data, it is written back to the write
buffer before the linefill replaces it.
The GCd bit and the GBd bit control the DCache behavior. For this reason the
protection unit must be enabled when the DCache is enabled.
4.3.1
Enabling and disabling the DCache
You can enable the DCache by writing to bit 2 of the CP15 control register. You must
only enable the cache if you have already enabled the protection unit, or if you enable
them simultaneously. You can enable the DCache and protection unit simultaneously
with a single write to the CP15 control register.
You can disable the DCache by clearing bit 2 of the CP15 control register.
The DCache is automatically disabled and flushed on reset.
When the DCache is disabled, DCache searches are prevented. This has the effect of
making all data accesses noncachable and forcing the ARM940T to perform external
accesses. The write buffer control is still decoded from the GBd and the GCd bit. The
GCd bit is forced to 0 (noncachable).
Note
When the caches are disabled their contents are preserved. This means that if a write to
an address that was held in the data cache occurs while the data cache is disabled, the
update does not affect the data cache. If the data cache is then switched back on, it still
holds the out of date version of the data, which appears valid. This results in
unrecoverable data corruption. To prevent this, you are recommended to always clean
and flush the data cache before you disable it
相關PDF資料 |
PDF描述 |
|---|---|
| ARS1298 | 10 TO 1200MHZ YO-8B CASCADABLE AMPLIFIER |
| AS1100PE | 8-digit, 5mA, serial int.; Package Type: PDIP-24; Temperature Range: -40 - +85 °C |
| AS1100PL | 8-digit, 5mA, serial int.; Package Type: PDIP-24; Temperature Range: 0 - +70 °C |
| AS1100WE-T | 8-digit, 5mA, serial int.; Package Type: SOIC-24; Temperature Range: -40 - +85 °C |
| AS1100WL-T | 8-digit, 5mA, serial int. |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ARM946E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
發(fā)布緊急采購，3分鐘左右您將得到回復。