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參數(shù)資料
| 型號(hào)： | ARM940T |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | TECHNICAL REFERENCE MANUAL |
| 中文描述： | 技術(shù)參考手冊 |
| 文件頁數(shù)： | 143/230頁 |
| 文件大小： | 1144K |
| 代理商： | ARM940T |
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Debug Support
ARM DDI 0144B
Copyright 1999, 2000 ARM Limited. All rights reserved.
8-31
A legal debug instruction can be placed in the instruction data bus of scan chain 1 with
bit 33 (the SYSSPEED bit) LOW. This instruction is then executed at debug speed. To
execute an instruction at system speed, a
NOP
(such as
MOV R0, R0
) must be scanned in
as the next instruction with bit 33 set HIGH.
After the system speed instructions have been scanned into the instruction data bus and
clocked into the pipeline, the RESTART instruction must be loaded into the TAP
controller. This causes the ARM9TDMI core to automatically resynchronize back to
GCLK
when the TAP controller enters RUN-TEST/IDLE state, and execute the
instruction at system speed. Debug state is re-entered when the instruction completes
execution, when the processor switches itself back to the internally generated
DCLK
.
When the instruction has completed,
DBGACK
is HIGH. At this point INTEST can be
selected in the TAP controller, and debugging can resume.
Note
When performing system speed accesses, the caches operate as usual, for example,
performing cache lookups, linefills, and evicting lines. To prevent the contents of the
caches being altered, it is necessary to disable them first. However, when the caches are
disabled their contents are preserved. This means that if a write to an address that was
held in the data cache occurs while the data cache is disabled, the updatedoes not affect
the data cache. If the data cache is then switched back on, it still holds the out of date
version of the data, which appears valid. This results in unrecoverable data corruption.
To prevent this, you are recommended to always clean and flush the data cache before
you disable it.
To determine if a system speed instruction has completed, the debugger must look at
SYSCOMP (bit 3 of the debug status register). To access memory, the ARM9TDMI
core must access memory through the data bus interface, as this access might be stalled
indefinitely by
nWAIT
. The only way to determine if the memory access has
completed, is to examine the SYSCOMP bit. When this bit is HIGH, the instruction has
completed.
By the use of system speed load multiples and debug store multiples, the state of the
system memory can be passed to the debug host.
8.8.3
Instructions that can have the SYSSPEED bit set
The only valid instructions that can have this bit set are:
loads
stores
load multiple
store multiple.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ARS1298 | 10 TO 1200MHZ YO-8B CASCADABLE AMPLIFIER |
| AS1100PE | 8-digit, 5mA, serial int.; Package Type: PDIP-24; Temperature Range: -40 - +85 °C |
| AS1100PL | 8-digit, 5mA, serial int.; Package Type: PDIP-24; Temperature Range: 0 - +70 °C |
| AS1100WE-T | 8-digit, 5mA, serial int.; Package Type: SOIC-24; Temperature Range: -40 - +85 °C |
| AS1100WL-T | 8-digit, 5mA, serial int. |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ARM946E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
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