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參數(shù)資料
| 型號： | ARM940T |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | TECHNICAL REFERENCE MANUAL |
| 中文描述： | 技術(shù)參考手冊 |
| 文件頁數(shù)： | 224/230頁 |
| 文件大?。?/td> | 1144K |
| 代理商： | ARM940T |
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Glossary
Glossary-2
Copyright 1999, 2000 ARM Limited. All rights reserved.
ARM DDI 0144B
Banked registers
Those physical registers whose use is defined by the current processor mode. The
banked registers are R8 to R14.
Base register
A register specified by a load or store instruction that is used to hold the base value for
the instruction
’
s address calculation.
Big-endian
Byte ordering scheme in which bytes of decreasing significance in a data word are
stored at increasing addresses in memory. See also
Little-endian
and
Endianness
.
Breakpoint
A breakpoint is a mechanism provided by debuggers to identify an instruction at which
program execution is to be halted. Breakpoints are inserted by the programmer to allow
inspection of register contents, memory locations, variable values at fixed points in the
program execution to test that the program is operating correctly. Breakpoints are
removed after the program is successfully tested. See also
Watchpoint
.
Byte
An 8-bit data item.
Cache
A block of on-chip or off-chip fast access memory locations, situated between the
processor and main memory, used for storing and retreiving copies of often used
instructions and/or data. This is done to greatly reduce the average speed of memory
accesses and so to increase processor performance.
Cache contention
When the number of frequently-used memory cache lines that use a particular cache set
exceeds the set-associativity of the cache. In this case, main memory activity increases
and performance decreases.
Cache hit
A memory access that can be processed at high speed because the instruction or data
that it addresses is already held in the cache.
Cache line index
The number associated with each cache line in a cache set. Within each cache set, the
cache lines are numbered from 0 to (set associativity) -1.
Cache lockdown
To fix a line in cache memory so that it cannot be overwritten. Cache lockdown allows
critical instructions and/or data to be loaded into the cache so that the cache lines
containing them will not subsequently be reallocated. This ensures that all subsequent
accesses to the instructions/data concerned are cache hits, and therefore complete as
quickly as possible.
Cache miss
A memory access that cannot be processed at high speed because the instruction/data it
addresses is not in the cache and a main memory access is required.
CAM
See
Content addressable memory
.
Central Processing
Unit
The part of a processor that contains the ALU, the registers, and the instruction decode
logic and control circuitry. Also commonly known as the processor core.
Clock gating
Gating a clock signal for a macrocell with a control signal (such as
PWRDOWN
) and
using the modified clock that results to control the operating state of the macrocell.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ARS1298 | 10 TO 1200MHZ YO-8B CASCADABLE AMPLIFIER |
| AS1100PE | 8-digit, 5mA, serial int.; Package Type: PDIP-24; Temperature Range: -40 - +85 °C |
| AS1100PL | 8-digit, 5mA, serial int.; Package Type: PDIP-24; Temperature Range: 0 - +70 °C |
| AS1100WE-T | 8-digit, 5mA, serial int.; Package Type: SOIC-24; Temperature Range: -40 - +85 °C |
| AS1100WL-T | 8-digit, 5mA, serial int. |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ARM946E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| ARM966E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
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