
Contents
v
21918B/0—October 1999
AMD-K6
-
III
Processor Data Sheet
4.39
4.40
4.41
4.42
4.43
4.44
4.45
4.46
4.47
4.48
4.49
4.50
4.51
4.52
4.53
4.54
PWT (Page Writethrough) . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
RESET (Reset) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116
RSVD (Reserved) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
SCYC (Split Cycle) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
SMI# (System Management Interrupt) . . . . . . . . . . . . . . . . 117
SMIACT# (System Management Interrupt Active) . . . . . . 118
STPCLK# (Stop Clock) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119
TCK (Test Clock) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
TDI (Test Data Input) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
TDO (Test Data Output) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
TMS (Test Mode Select) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
TRST# (Test Reset) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
VCC2DET (VCC2 Detect) . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
VCC2H/L# (VCC2 High/Low) . . . . . . . . . . . . . . . . . . . . . . . . 121
W/R# (Write/Read) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
WB/WT# (Writeback or Writethrough) . . . . . . . . . . . . . . . . 123
5
Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
5.1
5.2
Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Bus State Machine Diagram . . . . . . . . . . . . . . . . . . . . . . . . .129
Idle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
Address. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Data-NA# Requested. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Pipeline Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
Pipeline Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
Transition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
Memory Reads and Writes . . . . . . . . . . . . . . . . . . . . . . . . . . 132
Single-Transfer Memory Read and Write . . . . . . . . . . . . . . . 132
Misaligned Single-Transfer Memory Read and Write . . . . . 134
Burst Reads and Pipelined Burst Reads . . . . . . . . . . . . . . . . 136
Burst Writeback. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
I/O Read and Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Basic I/O Read and Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Misaligned I/O Read and Write . . . . . . . . . . . . . . . . . . . . . . . 141
Inquire and Bus Arbitration Cycles . . . . . . . . . . . . . . . . . . . 142
Hold and Hold Acknowledge Cycle. . . . . . . . . . . . . . . . . . . .142
HOLD-Initiated Inquire Hit to Shared or Exclusive Line . . 144
HOLD-Initiated Inquire Hit to Modified Line . . . . . . . . . . . 146
AHOLD-Initiated Inquire Miss. . . . . . . . . . . . . . . . . . . . . . . . 148
AHOLD-Initiated Inquire Hit to Shared or Exclusive Line. 150
AHOLD-Initiated Inquire Hit to Modified Line. . . . . . . . . .152
AHOLD Restriction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Bus Backoff (BOFF#). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Locked Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Basic Locked Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Locked Operation with BOFF# Intervention . . . . . . . . . . . . 160
5.3
5.4
5.5