參數(shù)資料
型號(hào)： AMD-K6-III
廠商： Advanced Micro Devices, Inc.
英文描述： 32-Bit Microprocessor Advanced RISC86 Superscalar Microarchitecture and 3D Technology(32位微處理器帶3D技術(shù)和高級(jí)的RISC86超標(biāo)量微體系結(jié)構(gòu))
中文描述： 32位微處理器高級(jí)RISC86超標(biāo)微體系結(jié)構(gòu)和三維技術(shù)（32位微處理器帶三維技術(shù)和高級(jí)的RISC86超標(biāo)量微體系結(jié)構(gòu)）
文件頁(yè)數(shù)： 199/326頁(yè)
文件大?。?/td> 4683K
代理商： AMD-K6-III
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21918B/0—October 1999
AMD-K6
-
III
Processor Data Sheet
Chapter 7
Cache Organization
181
The processor cache design takes advantage of a sectored
organization (See Figure 79). Each sector consists of 64 bytes
configured as two 32-byte cache lines. The two cache lines of a
sector share a common tag but have separate MESI (modified,
exclusive, shared, invalid) bits that track the state of each cache
line.
L1 Instruction Cache Line
L1 Data Cache Line and L2 Cache Line
Note:
L1 instruction-cache lines have only two coherency states (valid or invalid) rather
than the four MESI coherency states of L1 data-cache and L2 cache lines. Only two
states are needed for the L1 instruction cache because these lines are read-only.
Figure 79. L1 Cache Sector Organization
7.1
MESI States in the L1 Data Cache and L2 Cache
The state of each line in the caches is tracked by the MESI bits.
The coherency of these states or MESI bits is maintained by
internal processor snoops and external inquire cycles by the
system logic. The following four states are defined for the L1
data cache and the L2 cache:
I
Modified—
This line has been modified and is different from
external memory.
Exclusive—
In general, an exclusive line in the L1 data cache
or the L2 cache is not modified and is the same as external
memory. The exception is the case where a line exists in the
modified state in the L1 data cache and also resides in the
L2 cache. By design, the line in the L2 cache must be in the
exclusive state.
Shared—
If a cache line is in the shared state it means that
the same line can exist in more than one cache system.
Invalid—
The information in this line is not valid.
I
I
I
Tag
Address
Cache Line 0
Cache Line 1
Byte 31
Byte 31
Predecode Bits
Predecode Bits
Byte 30
Byte 30
Predecode Bits
Predecode Bits
........
........
........
........
Byte 0
Byte 0
Predecode Bits
Predecode Bits
1 MESI Bit
1 MESI Bit
Tag
Address
Cache Line 0
Cache Line 1
Byte 31
Byte 31
Byte 30
Byte 30
........
........
........
........
Byte 0
Byte 0
2 MESI Bits
2 MESI Bits
相關(guān)PDF資料
PDF描述
AMD-K6 Circular Connector; No. of Contacts:5; Series:MS27497; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:14; Circular Contact Gender:Pin; Circular Shell Style:Wall Mount Receptacle; Insert Arrangement:14-5 RoHS Compliant: No
AMD27C64-150PI 64 Kilobit (8,192 x 8-Bit) CMOS EPROM
AMD27C64 64 Kilobit (8,192 x 8-Bit) CMOS EPROM
AMD27C64-120DC 64 Kilobit (8,192 x 8-Bit) CMOS EPROM
AMD27C64-120DCB 64 Kilobit (8,192 x 8-Bit) CMOS EPROM
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參數(shù)描述
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AMD-K6-III+ 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Mobile AMD-K6?-III+ Processor Data Sheet
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