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參數(shù)資料
| 型號： | AMD-K6-III |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 32-Bit Microprocessor Advanced RISC86 Superscalar Microarchitecture and 3D Technology(32位微處理器帶3D技術和高級的RISC86超標量微體系結構) |
| 中文描述： | 32位微處理器高級RISC86超標微體系結構和三維技術（32位微處理器帶三維技術和高級的RISC86超標量微體系結構） |
| 文件頁數(shù)： | 31/326頁 |
| 文件大?。?/td> | 4683K |
| 代理商： | AMD-K6-III |
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21918B/0—October 1999
AMD-K6
-
III
Processor Data Sheet
Chapter 2
Internal Architecture
13
The AMD-K6-III processor uses a combination of decoders to
convert x86 instructions into RISC86 operations. The hardware
consists of three sets of decoders—two parallel short decoders,
one long decoder, and one vector decoder. The two parallel
short decoders translate the most commonly-used x86
instructions (moves, shifts, branches, ALU, FPU) and the
extensions to the x86 instruction set (including MMX and
3DNow! instructions) into zero, one, or two RISC86 operations
each. The short decoders only operate on x86 instructions that
are up to seven bytes long. In addition, they are designed to
decode up to two x86 instructions per clock. The
commonly-used x86 instructions that are greater than seven
bytes but not more than 11 bytes long, and semi-commonly-used
x86 instructions that are up to seven bytes long are handled by
the long decoder.
The long decoder only performs one decode per clock and
generates up to four RISC86 operations. All other translations
(complex instructions, serializing conditions, interrupts and
exceptions, etc.) are handled by a combination of the vector
decoder and RISC86 operation sequences fetched from an
on-chip ROM. For complex operations, the vector decoder logic
provides the first set of RISC86 operations and a vector (initial
ROM address) to a sequence of further RISC86 operations. The
same types of RISC86 operations are fetched from the ROM as
those that are generated by the hardware decoders.
Note:
Although all three sets of decoders are simultaneously fed a
copy of the instruction buffer contents, only one of the three
types of decoders is used during any one decode clock.
The decoders or the on-chip RISC86 ROM always generate a
group of four RISC86 operations. For decodes that cannot fill
the entire group with four RISC86 operations, RISC86 NOP
operations are placed in the empty locations of the grouping.
For example, a long-decoded x86 instruction that converts to
only three RISC86 operations is padded with a single RISC86
NOP operation and then passed to the scheduler. Up to six
groups or 24 RISC86 operations can be placed in the scheduler
at a time.
All of the common, and a few of the uncommon, floating-point
instructions (also known as ESC instructions) are hardware
decoded as short decodes. This decode generates a RISC86
floating-point operation and, optionally, an associated
相關PDF資料 |
PDF描述 |
|---|---|
| AMD-K6 | Circular Connector; No. of Contacts:5; Series:MS27497; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:14; Circular Contact Gender:Pin; Circular Shell Style:Wall Mount Receptacle; Insert Arrangement:14-5 RoHS Compliant: No |
| AMD27C64-150PI | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64 | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64-120DC | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64-120DCB | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AMD-K6-III/400AFR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/400AHX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/450AFX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/450AHX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III+ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Mobile AMD-K6?-III+ Processor Data Sheet |
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