- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-K6-III (Advanced Micro Devices, Inc.) 32-Bit Microprocessor Advanced RISC86 Superscalar Microarchitecture and 3D Technology(32位微處理器帶3D技術(shù)和高級(jí)的RISC86超標(biāo)量微體系結(jié)構(gòu)) PDF資料下載
參數(shù)資料
| 型號(hào)： | AMD-K6-III |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 32-Bit Microprocessor Advanced RISC86 Superscalar Microarchitecture and 3D Technology(32位微處理器帶3D技術(shù)和高級(jí)的RISC86超標(biāo)量微體系結(jié)構(gòu)) |
| 中文描述： | 32位微處理器高級(jí)RISC86超標(biāo)微體系結(jié)構(gòu)和三維技術(shù)（32位微處理器帶三維技術(shù)和高級(jí)的RISC86超標(biāo)量微體系結(jié)構(gòu)） |
| 文件頁(yè)數(shù)： | 200/326頁(yè) |
| 文件大?。?/td> | 4683K |
| 代理商： | AMD-K6-III |
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182
Cache Organization
Chapter 7
AMD-K6
-
III
Processor Data Sheet
21918B/0—October 1999
7.2
Predecode Bits
Decoding x86 instructions is particularly difficult because the
instructions vary in length, ranging from 1 to 15 bytes long.
Predecode logic supplies the predecode bits associated with
each instruction byte. The predecode bits indicate the number
of bytes to the start of the next x86 instruction. The predecode
bits are passed with the instruction bytes to the decoders where
they assist with parallel x86 instruction decoding. The
predecode bits use memory separate from the 32-Kbyte L1
instruction cache. The predecode bits are stored in an extended
L1 instruction cache alongside each x86 instruction byte as
shown in Figure 79 on page 181.
The L2 cache does not store predecode bits. As an instruction
cache line is fetched from the L2 cache, the predecode bits are
generated and stored alongside the cache line in the L1
instruction cache in the same manner as if the cache line were
fetched from the processor’s system bus.
7.3
Cache Operation
The operating modes for the caches are configured by software
using the not writethrough (NW) and cache disable (CD) bits of
control register 0 (CR0 bits 29 and 30, respectively). These bits
are used in all operating modes.
When the CD and NW bits are both set to 0, the cache is fully
enabled. This is the standard operating mode for the cache. If a
L1 cache read miss occurs, the processor determines if the read
hits the L2 cache, in which case the cache line is supplied from
the L2 cache to the L1 cache. If a read misses both the L1 and
the L2 caches, a line fill (32-byte burst read) on the system bus
occurs in order to fetch the cache line. The cache line is then
filled in both the L1 and the L2 caches. Write hits to the L1 and
L2 caches are updated, while write misses and writes to shared
lines cause external memory updates. Refer to Table 34 on
page 195 for a summary of cache read and write cycles and the
effect of these operations on the cache MESI state.
Note:
A write allocate operation can modify the behavior of write
misses to the caches.
See “Write Allocate” on page 189.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMD-K6 | Circular Connector; No. of Contacts:5; Series:MS27497; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:14; Circular Contact Gender:Pin; Circular Shell Style:Wall Mount Receptacle; Insert Arrangement:14-5 RoHS Compliant: No |
| AMD27C64-150PI | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64 | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64-120DC | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64-120DCB | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AMD-K6-III/400AFR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/400AHX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/450AFX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/450AHX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III+ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Mobile AMD-K6?-III+ Processor Data Sheet |
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