- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-K6-III (Advanced Micro Devices, Inc.) 32-Bit Microprocessor Advanced RISC86 Superscalar Microarchitecture and 3D Technology(32位微處理器帶3D技術(shù)和高級的RISC86超標(biāo)量微體系結(jié)構(gòu)) PDF資料下載
參數(shù)資料
| 型號： | AMD-K6-III |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 32-Bit Microprocessor Advanced RISC86 Superscalar Microarchitecture and 3D Technology(32位微處理器帶3D技術(shù)和高級的RISC86超標(biāo)量微體系結(jié)構(gòu)) |
| 中文描述： | 32位微處理器高級RISC86超標(biāo)微體系結(jié)構(gòu)和三維技術(shù)（32位微處理器帶三維技術(shù)和高級的RISC86超標(biāo)量微體系結(jié)構(gòu)） |
| 文件頁數(shù)： | 28/326頁 |
| 文件大?。?/td> | 4683K |
| 代理商： | AMD-K6-III |
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10
Internal Architecture
Chapter 2
AMD-K6
-
III
Processor Data Sheet
21918B/0—October 1999
Two forms of cache misses and associated cache fills can take
place—a tag-miss cache fill and a tag-hit cache fill. In the case
of a tag-miss cache fill, the level-one cache miss is due to a tag
mismatch, in which case the required cache line is filled either
from the level-two cache or from external memory, and the
level-one cache line within the sector that was not required is
marked as invalid. In the case of a tag-hit cache fill, the address
matches the tag, but the requested cache line is marked as
invalid. The required level-one cache line is filled from the
level-two cache or from external memory, and the level-one
cache line within the sector that is not required remains in the
same cache state.
Prefetching
The AMD-K6-III processor conditionally performs cache
prefetching which results in the filling of the required cache
line first, and a prefetch of the second cache line making up the
other half of the sector. From the perspective of the external
bus, the two cache-line fills typically appear as two 32-byte
burst read cycles occurring back-to-back or, if allowed, as
pipelined cycles.
The 3DNow! technology includes an instruction called
PREFETCH that allows a cache line to be prefetched into the
level-one data cache and the level-two cache. The PREFETCH
instruction format is defined in Table 15, “3DNow!
Instructions,” on page 81. For more detailed information, see
the
3DNow! Technology Manual
, order# 21928.
Predecode Bits
Decoding x86 instructions is particularly difficult because the
instructions are variable-length and can be from 1 to 15 bytes
long. Predecode logic supplies the five predecode bits that are
associated with each instruction byte. The predecode bits
indicate the number of bytes to the start of the next x86
instruction. The predecode bits are stored in an extended
instruction cache alongside each x86 instruction byte as shown
in Figure 2. The predecode bits are passed with the instruction
bytes to the decoders where they assist with parallel x86
instruction decoding.
Figure 2. Cache Sector Organization
Tag
Address
Cache Line 0
Cache Line 1
Byte 31
Byte 31
Predecode Bits
Predecode Bits
Byte 30
Byte 30
Predecode Bits
Predecode Bits
........
........
........
........
Byte 0
Byte 0
Predecode Bits
Predecode Bits
MESI Bits
MESI Bits
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMD-K6 | Circular Connector; No. of Contacts:5; Series:MS27497; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:14; Circular Contact Gender:Pin; Circular Shell Style:Wall Mount Receptacle; Insert Arrangement:14-5 RoHS Compliant: No |
| AMD27C64-150PI | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64 | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64-120DC | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64-120DCB | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AMD-K6-III/400AFR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/400AHX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/450AFX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III/450AHX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
| AMD-K6-III+ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Mobile AMD-K6?-III+ Processor Data Sheet |
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