參數(shù)資料
型號： ADSP-2191
廠商： Analog Devices, Inc.
元件分類： 數(shù)字信號處理
英文描述： DSP Microcomputer
中文描述： DSP微機
文件頁數(shù)： 34/52頁
文件大小： 1873K
代理商： ADSP-2191
ADSP-2191M
–34–
REV. 0
Serial Ports
Table 19
and
Figure 18
describe SPORT transmit and receive operations, while
Figure 19
and
Figure 20
describe SPORT Frame
Sync operations.
Table 19. Serial Ports
1, 2
1
To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed: 1) frame sync delay
and frame sync setup-and-hold, 2) data delay and data setup-and-hold, and 3) SCLK width.
2
Word selected timing for I
2
S mode is the same as TFS/RFS timing (normal framing only).
3
Referenced to sample edge.
4
Referenced to drive edge.
5
Only applies to SPORT0/1.
6
MCE=1, TFS enable, and TFS valid follow t
DDTENFS
and t
DDTLFSE
.
7
If external RFSD/TFS setup to RCLK/TCLK>0.5t
LSCK
, t
DDTLSCK
and t
DTENLSCK
apply; otherwise t
DDTLFSE
and t
DTENLFS
apply.
Parameter
Min
Max
Unit
External Clock
Timing Requirements
t
SFSE
t
HFSE
t
SDRE
t
HDRE
t
SCLKW
t
SCLK
Internal Clock
Timing Requirements
t
SFSI
t
HFSI
t
SDRI
t
HDRI
External or Internal Clock
Switching Characteristics
t
DFSE
TFS/RFS Setup Before TCLK/RCLK
3
TFS/RFS Hold After TCLK/RCLK
3
Receive Data Setup Before RCLK
3
Receive Data Hold After RCLK
3
TCLK/RCLK Width
TCLK/RCLK Period
4
4
1.5
4
0.5t
HCLK
–1
2t
HCLK
ns
ns
ns
ns
ns
ns
TFS Setup Before TCLK
4
; RFS Setup Before RCLK
3
TFS/RFS Hold After TCLK/RCLK
3
Receive Data Setup Before RCLK
3
Receive Data Hold After RCLK
3
4
3
2
5
ns
ns
ns
ns
TFS/RFS Delay After TCLK/RCLK (Internally
Generated FS)
4
TFS/RFS Hold After TCLK/RCLK (Internally
Generated FS)
4
External Clock
Switching Characteristics
t
DDTE
t
HDTE
Internal Clock
Switching Characteristics
t
DDTI
t
HDTI
t
SCLKIW
TCLK/RCLK Width
Enable and Three-State
5
Switching Characteristics
t
DTENE
t
DDTTE
t
DTENI
t
DDTTI
External Late Frame Sync
Switching Characteristics
t
DDTLFSE
t
DTENLFSE
14
ns
t
HOFSE
3
ns
Transmit Data Delay After TCLK
4
Transmit Data Hold After TCLK
4
13.4
ns
ns
4
Transmit Data Delay After TCLK
4
Transmit Data Hold After TCLK
4
13.4
ns
ns
ns
4
0.5t
HCLK
–3.5
0.5t
HCLK
+2.5
Data Enable from External TCLK
4
Data Disable from External TCLK
4
Data Enable from Internal TCLK
4
Data Disable from External TCLK
4
0
12.1
13
13
12
ns
ns
ns
ns
0
Data Delay from Late External TFS with MCE=1, MFD=0
6, 7
Data Enable from Late FS or MCE=1, MFD=0
6, 7
10.5
ns
ns
3.5
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PDF描述
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