參數(shù)資料
型號： ADSP-2191
廠商： Analog Devices, Inc.
元件分類： 數(shù)字信號處理
英文描述： DSP Microcomputer
中文描述： DSP微機(jī)
文件頁數(shù)： 26/52頁
文件大小： 1873K
代理商： ADSP-2191
ADSP-2191M
–26–
REV. 0
Host Port ALE Mode Write Cycle Timing
Table 15
and
Figure 14
describe Host port write operations in Address Latch Enable (ALE) mode. For more information on ACK,
Ready, ALE, and ACC mode selection, see the Host port modes description
on page 8
.
Table 15. Host Port ALE Mode Write Cycle Timing
Parameter
Min
Max
Unit
Switching Characteristics
t
WHKS1
HWR
Asserted to HACK Asserted (Setup, ACK Mode) First
Byte
HWR
Asserted to HACK Asserted (Setup, ACK Mode)
2
HWR
Deasserted to HACK Deasserted (Hold, ACK Mode)
10
5t
HCLK
+t
NH1
1
t
NH
are peripheral bus latencies (n
at the same time.
2
Measurement is for the second, third, or fourth byte of a host write transaction. The quantity of bytes to complete a host write transaction is dependent on
the data bus size (8 or 16 bits) and the data type (16 or 24 bits).
t
HCLK
); these are internal DSP latencies related to the number of peripheral DMAs attempting to access DSP memory
ns
t
WHKS2
t
WHKH
10
10
ns
ns
t
WHS
t
WHH
HWR
Asserted to HACK Asserted (Setup, Ready Mode)
HWR
Asserted to HACK Deasserted (Hold, Ready Mode)
First Byte
10
5t
HCLK
+t
NH1
ns
ns
0
Timing Requirements
t
CSAL
t
ALPW
t
ALCSW
t
WCSW
t
ALW
t
WCS
HCMS
or
HCIOMS
Asserted to HALE Asserted
HALE Asserted Pulsewidth
HALE Deasserted to
HCMS
or
HCIOMS
Deasserted
HWR
Deasserted to
HCMS
or
HCIOMS
Deasserted
HALE Deasserted to
HWR
Asserted
HWR
Deasserted (After Last Byte) to
HCMS
or
HCIOMS
Deasserted (Ready for Next Write)
HACK Asserted to
HWR
Deasserted (Hold, ACK Mode)
Address Valid to HALE Deasserted (Setup)
HALE Deasserted to Address Invalid (Hold)
Data Valid to
HWR
Deasserted (Setup)
HWR
Deasserted to Data Invalid (Hold)
0
4
1
0
1
0
ns
ns
ns
ns
ns
ns
t
HKWD
t
AALS
t
ALAH
t
DWS
t
WDH
1.5
2
4
4
1
ns
ns
ns
ns
ns
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PDF描述
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