參數(shù)資料
型號： ADSP-2191
廠商： Analog Devices, Inc.
元件分類： 數(shù)字信號處理
英文描述： DSP Microcomputer
中文描述： DSP微機
文件頁數(shù)： 28/52頁
文件大?。?/td> 1873K
代理商： ADSP-2191
ADSP-2191M
–28–
REV. 0
Host Port ACC Mode Write Cycle Timing
Table 16
and
Figure 15
describe Host port write operations in Address Cycle Control (ACC) mode. For more information on ACK,
Ready, ALE, and ACC mode selection, see the Host port modes description
on page 8
.
Table 16. Host Port ACC Mode Write Cycle Timing
Parameter
Min
Max
Unit
Switching Characteristics
t
WHKS1
t
WHKS2
t
WHKH
t
WHS
t
WHH
HWR
Asserted to HACK Asserted (ACK Mode) First Byte
HWR
Asserted to HACK Asserted (Setup, ACK Mode)
2
HWR
Deasserted to HACK Deasserted (Hold, ACK Mode)
HWR
Asserted to HACK Asserted (Setup, Ready Mode)
HWR
Asserted to HACK Deasserted (Hold, Ready Mode)
First Byte
HWR
Asserted to HACK Asserted (Setup) During Address
Latch
HWR
Deasserted to HACK Deasserted (Hold) During
Address Latch
10
5t
HCLK
+t
NH1
12
10
10
5t
HCLK
+t
NH1
1
t
NH
are peripheral bus latencies (n
at the same time.
2
Measurement is for the second, third, or fourth byte of a host write transaction. The quantity of bytes to complete a host write transaction is dependent
on the data bus size (8 or 16 bits) and the data type (16 or 24 bits).
t
HCLK
); these are internal DSP latencies related to the number of peripheral DMAs attempting to access DSP memory
ns
ns
ns
ns
ns
0
t
WSHKS
10
ns
t
WHHKH
10
ns
Timing Requirements
t
WAL
t
CSAL
t
ALCS
HWR
Asserted to HALE Deasserted (Delay)
HCMS
or
HCIOMS
Asserted to HALE Asserted (Delay)
HALE Deasserted to Optional
HCMS
or
HCIOMS
Deasserted
HWR
Deasserted to
HCMS
or
HCIOMS
Deasserted
HALE Asserted to HWR Asserted
HCMS
or
HCIOMS
Asserted to
HWR
Asserted
HWR
Deasserted (After Last Byte) to
HCMS
or
HCIOMS
Deasserted (Ready for Next Write)
HALE Deasserted to HWR Asserted
HACK Asserted to
HWR
Deasserted (Hold, ACK Mode)
Address Valid to
HWR
Asserted (Setup)
HWR
Deasserted to Address Invalid (Hold)
Data Valid to
HWR
Deasserted (Setup)
HWR
Deasserted to Data Invalid (Hold)
HACK Asserted to
HWR
Deasserted (Hold) During Address
Latch
2
1.5
0
1
ns
ns
ns
t
WCSW
t
ALW
t
CSW
t
WCS
0
0.5
0
0
ns
ns
ns
ns
t
ALEW
t
HKWD
t
ADW
t
WAD
t
DWS
t
WDH
t
HKWAL
1
1.5
3
3
2
2
2
ns
ns
ns
ns
ns
ns
ns
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PDF描述
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