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參數(shù)資料
| 型號： | 62371AB |
| 廠商： | Intel Corp. |
| 英文描述： | multi-function PCI device(多功能PCI設備) |
| 中文描述： | 多功能PCI設備（多功能的PCI設備） |
| 文件頁數(shù)： | 28/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | 62371AB |
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82371AB (PIIX4)
E
28
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
2.1.7.
CLOCKING SIGNALS
Name
Type
Description
CLK48
I
48-MHZ CLOCK.
48-MHz clock used by the internal USB host controller. This signal
may be stopped during suspend modes.
PCICLK
I
FREE-RUNNING PCI CLOCK.
A clock signal running at 30 or 33 MHz, PCICLK
provides timing for all transactions on the PCI Bus. All other PCI signals are sampled on
the rising edge of PCICLK, and all timing parameters are defined with respect to this
edge. Because many of the circuits in PIIX4 run off the PCI clock, this signal MUST be
kept active, even if the PCI bus clock is not active.
OSC
I
14.31818-MHZ CLOCK.
Clock signal used by the internal 8254 timer. This clock signal
may be stopped during suspend modes.
RTCX1,
RTCX2
I/O
RTC CRYSTAL INPUTS:
These connected directly to a 32.768-kHz crystal. External
capacitors are required. These clock inputs are required even if the internal RTC is not
being used.
SUSCLK
O
SUSPEND CLOCK.
32.768-kHz output clock provided to the Host-to-PCI bridge used
for maintenance of DRAM refresh. This signal is stopped during Suspend-to-Disk and
Soft Off modes. For values During Reset, After Reset, and During POS, see the
Suspend/Resume and Resume Control Signaling
section.
SYSCLK
O
ISA SYSTEM CLOCK.
SYSCLK is the reference clock for the ISA bus. It drives the ISA
bus directly. The SYSCLK is generated by dividing PCICLK by 4. The SYSCLK
frequencies supported are 7.5 MHz and 8.33 MHz. For PCI accesses to the ISA bus,
SYSCLK may be stretched low to synchronize BALE falling to the rising edge of
SYSCLK.
During Reset:
Running
After Reset:
Running
During POS:
Low
2.1.8.
IDE SIGNALS
Name
Type
Description
PDA[2:0]
O
PRIMARY DISK ADDRESS[2:0].
These signals indicate which byte in either the ATA
command block or control block is being addressed.
If the IDE signals are configured for Primary and Secondary, these signals are
connected to the corresponding signals on the Primary IDE connector.
If the IDE signals are configured for Primary 0 and Primary 1, these signals are used for
the Primary 0 connector.
During Reset:
High-Z
After Reset:
Undefined
1
During POS:
PDA
PDCS1#
O
PRIMARY DISK CHIP SELECT FOR 1F0H
1F7H RANGE.
For ATA command register
block. If the IDE signals are configured for Primary and Secondary, this output signal is
connected to the corresponding signal on the Primary IDE connector.
If the IDE signals are configured for Primary Master and Primary Slave, this signal is
used for the Primary Master connector.
During Reset:
High
After Reset:
High
During POS:
High
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PDF描述 |
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