參數(shù)資料
型號(hào)： 62371AB
廠商： Intel Corp.
英文描述： multi-function PCI device(多功能PCI設(shè)備)
中文描述： 多功能PCI設(shè)備（多功能的PCI設(shè)備）
文件頁(yè)數(shù)： 130/284頁(yè)
文件大?。?/td> 1042K
代理商： 62371AB
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82371AB (PIIX4)
E
130
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
Bit
Description
15:0
Device 9 Generic Decode Base Address (BASE_DEV9)—R/W.
Specifies the 16-bit I/O base
address range (AD[15:0]) for the device 9 I/O range. When this field is combined with MASK_DEV9
field, an I/O range is defined starting from the base address register value to the size defined by the
mask register.
7.1.19.
DEVRESC—DEVICE RESOURCE C (FUNCTION 3)
Address Offset:
Default Value:
Attribute:
64–67h
00h
Read/Write
Bit
Description
31
Device 7 EIO Enable (EIO_EN_DEV7)—R/W.
1=Enable PCI access to the device 7 (serial port B)
enabled I/O ranges selected by COMB_DEC_SEL field to be claimed by PIIX4 and forwarded to the
ISA/EIO bus. 0=Disable. The SB_MON_EN bit must be set to enable the decode.
30:28
Serial Port B Decode Select (COMB_DEC_SEL)—R/W.
Selects the I/O range that the Serial Port
B (Device 7) decode responds to. This field is decoded as follows:
Bits[30:28]
000
001
010
011
Serial B Decode
3F8h–3FFh (COM1)
2F8h–2FFh (COM2)
220h–227h
228h–22Fh
Bits[30:28]
100
101
110
111
Serial B Decode
238h–23Fh
2E8h–2EFh (COM4)
338h–33Fh
3E8h–3EFh (COM3)
27
Device 6 EIO Enable (EIO_EN_DEV6)—R/W.
1=Enable PCI access to the device 6 (serial port A)
enabled I/O ranges selected by COMA_DEC_SEL field to be claimed by PIIX4 and forwarded to the
ISA/EIO bus. 0=Disable. The SA_MON_EN bit must be set to enable the decode.
26:24
Serial Port A Decode Select (COMA_DEC_SEL)—R/W.
Selects the I/O range that the Serial Port
A (Device 6) decode responds to. This field is decoded as follows:
Bits[26:24]
000
001
010
011
Serial A Decode
3F8h–3FFh (COM1)
2F8h–2FFh (COM2)
220h–227h
228h–22Fh
Bits[26:24]
100
101
110
111
Serial A Decode
238h–23Fh
2E8h–2EFh (COM4)
338h–33Fh
3E8h–3EFh (COM3)
23
Device 10
Generic Decode Chip-select (CS_EN_DEV10)—R/W.
1=Enable assertion of the chip-
select signal PCS1# for all accesses within the device 10 I/O decode range. 0=Disable.
The EIO_EN_DEV10 bit must also be set to enable this function.
22
Device 10
EIO Enable (EIO_EN_DEV10)—R/W.
1=Enable PCI access to the device 10 enabled I/O
range to be claimed by PIIX4 and forwarded to the ISA/EIO bus. 0=Disable. The
GDEC_MON_DEV10 bit must be set to enable the decode.
21
Device 10
Generic Decode Monitor Enable (GDEC_MON_DEV10)—R/W.
1=Enable PCI bus
decode for accesses to the I/O address range selected by the BASE_DEV10 and MASK_DEV10
fields. 0=Disable. The EIO enable bit, idle enable bit, or trap enable bit for device 4 must also be set
in order to enable these respective functions.
20
Reserved.
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