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參數(shù)資料
| 型號： | 62371AB |
| 廠商： | Intel Corp. |
| 英文描述： | multi-function PCI device(多功能PCI設(shè)備) |
| 中文描述： | 多功能PCI設(shè)備（多功能的PCI設(shè)備） |
| 文件頁數(shù)： | 154/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | 62371AB |
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82371AB (PIIX4)
E
154
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
8.0. PCI/ISA BRIDGE FUNCTIONAL DESCRIPTION
This section describes each of the major functions on the PIIX4 PCI-to-ISA Bridge including the memory and I/O
address map, DMA controller, interrupt controller, timer/counter and X-Bus interfaces.
8.1.
Memory and IO Address Map
PIIX4 interfaces to two system buses—PCI and ISA Buses. PIIX4 provides positive decode for certain I/O and
memory space accesses on these buses as described in this section.
ISA masters and DMA devices have access to PCI memory and some of the internal PIIX4 registers as
described in the Register Description section. ISA masters and DMA devices do not have access to host or PCI
I/O space.
8.1.1.
I/O ACCESSES
PIIX4 positively decodes accesses to all internal registers, including PCI configuration registers (PCI only), ISA-
Compatible IO registers (PCI and ISA), and all relocatable IO space registers (IDE, USB, Power Management).
Accesses to the ISA/EIO bus can be configured to be either subtractive decode or positive decode. PIIX4
provides a wide variety of positive decode ranges for standard devices as well as a number of programmable
ranges for additional devices. PIIX4 also provides positive decode for BIOS, X-Bus, and system event decode
for power management support. In addition, PIIX4 positively decodes PCI Bus accesses to registers located on
the IDE device, when enabled.
8.1.2.
MEMORY ADDRESS MAP
For PCI accesses to ISA memory, accesses below 16 Mbytes (including BIOS space) that are not claimed by a
PCI device are forwarded to ISA when subtractive decode is enabled. If subtractive decode is disabled, PIIX4
forwards cycles for programmable ranges (32 KB–4 MB) associated with power management devices 12 and 13
and for BIOS ranges described below. For write accesses that are not claimed by an ISA slave, the cycle
completes normally (i.e., 8-bit, 6 SYSCLK cycle). For read accesses that are not claimed by an ISA slave, PIIX4
returns data corresponding to the state of the ISA Bus and completes the cycle normally (i.e.,
8-bit, 6 SYSCLK cycle).
For ISA or DMA accesses to main memory, all accesses to memory locations 0–512 Kbytes (512–640 Kbytes, if
enabled), or accesses above 1 Mbyte and below the Top of Memory are forwarded to the PCI Bus (Table 18).
The Top of Memory is equal to the value programmed in the Top of Memory Register (bits [7:3]). All remaining
ISA originated memory accesses are confined to the ISA Bus.
PIIX4 also forwards any accesses to an enabled I/O APIC address range. See descriptions for the APIC Base
Address Relocation Register and X-Bus Chip Select Register for additional information.
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