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參數(shù)資料
| 型號(hào)： | TSB42AB4PGE |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER |
| 中文描述： | 1394消費(fèi)電子產(chǎn)品鏈路層控制器 |
| 文件頁數(shù)： | 42/183頁 |
| 文件大?。?/td> | 798K |
| 代理商： | TSB42AB4PGE |
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317
HSDIx_CLK
HSDIx_SYNC
HSDIx_RW
HSDIx_AV
HSDIx_EN
HSDIx_A[2:0]
HSDIx_D[7:0]
X
XX
45
00
A9
1E
12
67
AA
FF
47
3F
76
56
XX
Figure 321. HSDI Write, Byte Wide Data Bus, Sync Mode C
In sync mode C write, Figure 321, the HSDIx_SYNC signal indicates the end of the packet. The packets
can be variable lengths.
HSDIx_CLK
HSDIx_SYNC
HSDIx_RW
HSDIx_AV
HSDIx_EN
HSDIx_A[2:0]
HSDIx_D[0]
XX
X
XX
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Bit 7
Bit 6
Bit 5
Bit 4
000h
First Bit
Figure 322. HSDI Write, Serial Data Bus, Sync Mode B
Figure 322 shows serial mode functional timing for sync mode B. Sync modes A and C have similar timing.
For sync mode A, no HSDIx_SYNC signal is used. For sync mode B, the HSDIx_SYNC signal indicates the
first byte of the packet. For sync mode C, the HSDIx_SYNC signal indicates the last byte of the packet. The
function of the HSDIx_SYNC signal is programmable in CFR. In Figure 322, the HSDIx_SYNC signal is
driven for one bit. It can also be asserted for an entire byte.
The HSDIx_EN functions the same as byte mode. HSDIx_EN must be asserted and deasserted on quadlet
boundaries, except for DirecTV 130.
The bit ordering can be programmed. The default state is to write the most significant bit first.
3.2.5
System-Dependent Implementations
For any DirecTV or DVB application that does not provide the byte start, sync mode A is not recommended.
Instead, use sync mode B to synchronize the data correctly on the first byte of each DirecTV or DVB cell
latched into the TX buffer. An external byte start must be provided by adding external logic to enable the
HSDIx_SYNC signal. An example of the byte start circuit is provided in Figure 323.
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