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參數(shù)資料
| 型號(hào)： | TSB42AA4PDT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER |
| 中文描述： | 1394消費(fèi)電子產(chǎn)品鏈路層控制器 |
| 文件頁數(shù)： | 22/183頁 |
| 文件大小： | 798K |
| 代理商： | TSB42AA4PDT |
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211
The microcontroller port does not support time stamping or encryption.
2.5.1.4
Microcontroller Interface
(continued)
NAME
PDT PIN NO.
PGE PIN NO.
I/O
DESCRIPTION
MCIF_S32Z
36
42
I
Data transfer size indicator. Indicates whether the host
controller desires 16-bit or 32-bit transactions. When set to
32-bit transactions, the port address auto-increments on
the second consecutive access.
The MCIF_S32Z polarity is programmable to
active high
or
active low
and defaults to
active low
. Active signal indicates
32-bit access.
MCIF_STRBZ
34
40
I
Data strobe signal. During host write operations, this signal
indicates that the data on MCIF_D[15:0] is valid and the
ceLynx latches the data. During host read operations, this
signal indicates to the ceLynx that the host is ready for
data.
The MCIF_STRBZ polarity is programmable to
active high
or
active low
and defaults to
active low
.
The microcontroller port does not support time stamping or encryption.
2.5.1.5
JTAG
NAME
PDT PIN NO.
PGE PIN NO.
I/O
DESCRIPTION
JTAG_TRST
27
29
I
JTAG test reset. This signal has an internal pull-up. During
normal device operation, there is no need for an external
pull-up or pull-down.
JTAG_TMS
29
31
I
JTAG test mode select. This signal has an internal pull-up.
During normal device operation, there is no need for an
external pull-up or pull-down.
JTAG_TCK
30
32
I
JTAG clock. This signal has an internal pull-up. During normal
device operation, there is no need for an external pull-up or
pull-down.
JTAG_TDO
31
33
O
JTAG data output. During normal device operation, this signal
is left unconnected.
JTAG_TDI
32
34
I
JTAG data in. This signal has an internal pull-up. During
normal device operation, there is no need for an external
pull-up or pull-down.
NOTES:
1. JTAG boundary scan EXTEST and SAMPLE/PRELOAD functions do not work. An error in the design
prevents the test system from controlling the direction of the I/O signals.
2. The JTAG boundary scan BYPASS mode is functional. Customers can use JTAG with ceLynx where all
I/Os are bypassed.
2.5.1.6
Two-Wire Serial Interface
NAME
PDT PIN NO.
PGE PIN NO.
I/O
DESCRIPTION
SCL
127
141
O
Serial interface clock. Open collector. SCL is sampled at power up
to determine if an EEPROM is present. Connect to ground if no
ceLynx serial EEPROM configuration device is used. Maximum
operating frequency is 100 kHz.
SDA
128
142
I
Serial interface data input signal. Open collector input that
typically interfaces to a serial EEPROM containing CFR data.
Used during ceLynx power up and reset to auto configure CFRs.
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