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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 74/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October2000
74
Lucent Technologies Inc.
Microprocessor Interface and Super Mapper Global Control and Status Registers
(continued)
Performance Monitoring (PM) Counters Operation
PM Counters are error counters or other statistics counters. In general, two internal registers are needed to imple-
ment a PM counter: A running count register (1), maintained by the core logic, which is incremented by 1 every
time an error (or statistics event) happens. At a defined interval, one second for example, the content of the run-
ning counter is transferred to a holding register (2), while the running count register is reset to 0 and starts to count
anew. The count holding register holds the data that microprocessor actually reads.
5-9040(F)r.3
Figure 11. PM Reset Counter
The PM counter control signal controls the transfer and reset of all performance monitoring registers (collecting
events/statistics). The source of this signal is configurable and can come from external pin (PMRST pin T25), an
internal timer, or be controlled by software, depending on the SMPR_PMMODE[1:0] bits (Table 15, bits 9:8)
described as follows:
SMPR_PMMODE[1:0] = 00, 10: PM counter control is sourced from external pin PMRST.
SMPR_PMMODE[1:0] = 01: PM counter control is sourced from internal 1 second timer. Writing a logic one to the
SMPR_PMRESET bit (Table 13, bit 8) will reset the timer so that a transition occurs on the internal PM counter
control signal within 10 MPCLK clock cycles. The timer is based on the period of the MPCLK and the programmed
value of the registers in Table 20 and Table 21. Once initially reset and synchronized, the PM counter reset interval
is determined by the combined delay of the programmed registers. The device pin, PMRST, is enabled as an out-
put.
SMPR_PMMODE[1:0] = 11: The PM counter control signal is software controlled. Writing a logic one to the
SMPR_PMRESET bit will cause a PM reset within 10 MPCLK cycle times after writing. This pulse will be 100
cycles high and 100 cycles low at the MPCLK frequency. During this 200 cycle time, writing to PM bit will have no
effect. The device pin, PMRST, is enabled as an output.
PM COUNT EVENT
RUNNING
COUNTER
HOLDING
COUNTER
MPU READABLE
MPUCLK
MPU READ HOLDING
REGISTER
(ONE PER BLOCK)
PM COUNT EVENT CLOCK
RESET
PM COUNTER CONTROL
PM COUNTER
BUFFERED
ENABLE
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