參數(shù)資料
型號： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 18/672頁
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代理商： TMXF28155
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
18
Lucent Technologies Inc.
List of Tables
(continued)
Tables
Page
Table 472. FRM_HCR5, Transmit HDLC Channel Register 5 (R/W) .................................................................. 542
Table 473. FRM_HCR6, Transmit HDLC Channel Register 6 (WO) ................................................................... 542
Table 474. FRM_HCR7, Transmit HDLC Channel Register 7 (R/W) .................................................................. 543
Table 475. FRM_HCR8, Receive HDLC Channel Register 8 (R/W) ................................................................... 543
Table 476. FRM_HCR9, Receive HDLC Channel Register 9 (R/W) ................................................................... 543
Table 477. FRM_HCR10, Receive HDLC Channel Register 10 (R/W) ............................................................... 544
Table 478. FRM_HCR11, Receive HDLC Channel Register 11 (RO) ................................................................. 545
Table 479. FRM_HCR12, Receive HDLC Channel Register 12 (R/W) ............................................................... 545
Table 480. FRM_HCR13, Receive HDLC Channel Register 13 (RO) ................................................................. 546
Table 481. FRM_HGR14, Receive HDLC Channel Register 14 (COR) .............................................................. 546
Table 482. Framer Register Map ......................................................................................................................... 547
Table 483. Multi-Function System Interface Programmable I/O .......................................................................... 561
Table 484. DS3 Interface Programmable I/O ...................................................................................................... 562
Table 485. Transmit and Receive POAC Programmable I/O .............................................................................. 562
Table 486. Connectivity within the Cross Connect Block .................................................................................... 563
Table 487. DS1/E1 Signal Connectivity Matrix .................................................................................................... 565
Table 488. Special XC_PDATA Source IDs for Source Block = 0 ...................................................................... 566
Table 489. Special XC_SYNC Source IDs for Source Block = 0 ........................................................................ 566
Table 490. Special XC_ALCO Source IDs for Source Block = 0 ......................................................................... 566
Table 491. Configuration of the Control Group .................................................................................................... 572
Table 492. XC_PDATA Source IDs for LINETXDATA routing with Source Block = 111 ..................................... 576
Table 493. XC_PDATA Source IDs for LINETXCLK routing with Source Block = 111 ....................................... 576
Table 494. DS3 Connectivity ............................................................................................................................... 583
Table 495. XC_ID_R, XC Global Register 1 (RO) ............................................................................................... 590
Table 496. XC_CHI_MODE1_R, XC System Interface Global Register 1 (R/W) ................................................ 590
Table 497. XC_CHI_MODE2_R, XC System Interface Global Register 2 (R/W) ................................................ 590
Table 498. XC_PIND_SRC[1—15], XC1 External I/O TXDATA and TXCLK Source Configuration (R/W) ......... 591
Table 499. XC_FRP_SRC[1—14], XC1 Framer Receive Path Data Source Configuration (R/W) ..................... 591
Table 500. XC_M13_SRC[1—14 ], XC1 M13 Data Source Configuration (R/W) ................................................ 592
Table 501. XC_VT_SRC[ 1—14], XC1 VT Mapper Source Configuration (R/W) ................................................ 592
Table 502. XC_DJA_SRC[1—14], XC1 Digital Jitter Attenuator Source Configuration (R/W) ............................ 592
Table 503. XC_FTP_SRC[1—14], XC1 Framer Transmit Path Data Source Configuration (R/W) ..................... 592
Table 504. XC_FRS_SRC[1—14], XC1 Framer Receive System Interface Source Configuration (R/W) .......... 593
Table 505. XC_TPM_SRC[1—4], XC1 Test-Pattern Monitor Source Configuration (R/W) ................................. 593
Table 506. XC2_M12_SRC[1—7], XC2 M12 DS2 Clock and Data Source Configuration (R/W) ........................ 594
Table 507. XC2_M23_SRC[1—7], XC2 M23 DS2 Data Source Configuration (R/W) ......................................... 594
Table 508. XC2_TPM_SRC, XC2 Test-Pattern Monitor Source Configuration (R/W) ........................................ 594
Table 509. XC_MISC, XC Global Register 2 (R/W) ............................................................................................ 595
Table 510. XC3_TPM_SRC, XC3 Test-Pattern Monitor Source Configuration (R/W) ........................................ 596
Table 511. XC3_MDS3_SRC, XC3 DS3 Source Configuration (R/W) ................................................................ 596
Table 512. XC_PINS_SRC[1—15], XC1 External I/O TXSYNC Source Configuration (R/W) ............................ 596
Table 513. XC_ALCO_SRC[1—15], XC1 External I/O RXCLK Clock Out Source Configuration (R/W) ............. 597
Table 514. Register Address Map ....................................................................................................................... 598
Table 515. PLL Bandwidth Control Parameters .................................................................................................. 603
Table 516. 1st Order Mode Duration Control ...................................................................................................... 604
Table 517. DJA_VERSION, DJA Version and Identification (RO) ....................................................................... 605
Table 518. DJA_EVENT1—DJA_EVENT2, Loss of Clock and Overflow/Underflow Delta
(COR/COW) ..................................................................................................................................... 605
Table 519. DJA_MASK1—DJA_MASK2, Loss of Clock and Overflow/Underflow Masks (R/W) ........................ 605
Table 520. DJA_STATE1—DJA_STATE2, Loss of Clock and VT Pointer Adjustment Indicators
(R/W) ................................................................................................................................................ 606
Table 521. DJA_E1GAINH—DJA_E1GAINL, E1 Accumulator Gain Threshold (R/W) ....................................... 606
Table 522. DJA_DS1GAINH—DJA_DS1GAINL, DS1 Accumulator Gain Threshold (R/W) ............................... 606
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PDF描述
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