參數(shù)資料
型號(hào)： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 12/672頁
文件大?。?/td> 3782K
代理商： TMXF28155
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
12
Lucent Technologies Inc.
List of Tables
(continued)
Tables
Page
Table 158. O-Bit Insertion Modes per Channel ................................................................................................... 269
Table 159. Asynchronous VT1.5 ......................................................................................................................... 270
Table 160. Bit Synchronous VT1.5 ...................................................................................................................... 271
Table 161. Byte Synchronous VT1.5 ................................................................................................................... 272
Table 162. Asynchronous VT2 ............................................................................................................................ 273
Table 163. Bit Synchronous VT2 ......................................................................................................................... 274
Table 164. Byte Synchronous VT2 ...................................................................................................................... 275
Table 165. VC-11 to TU-12 Conversion .............................................................................................................. 276
Table 166. Framing Byte Generation per Channel .............................................................................................. 277
Table 167. VT_VERSION_R, VT Mapper Ready, Version, and Identification (RO) ............................................ 283
Table 168. VT_GDELTA, VT Global Deltas (COR/COW) ................................................................................... 283
Table 169. VT_REVENT_DELTA[1—28], Receive Event and Delta Per Channel (COR/COW) ........................ 284
Table 170. VT_LOPOHFAIL_EVENT, Low-Order Path Overhead Failure Event (COR/COW) .......................... 285
Table 171. VT_TEVENT_DELTA[1—28], Transmit Event and Delta Per Channel (COR/COW) ........................ 285
Table 172. VT_GMASK, VT Global Masks (R/W) ............................................................................................... 285
Table 173. VT_RMASK[1—28], Receive Masks Per Channel (R/W) .................................................................. 286
Table 174. VT_LOPOHFAIL_MASK, Low-Order Path Overhead Failure Mask (R/W) ....................................... 287
Table 175. VT_TMASK[1—28], Transmit Masks Per Channel (R/W) ................................................................. 287
Table 176. VT_GSTATE, VT Global State (RO) ................................................................................................. 287
Table 177. VT_RSTATE[1—28], Receive State Per Channel (RO) .................................................................... 288
Table 178. VT_RAPSSTATE[1—28], Receive APS State Per Channel (RO) ..................................................... 288
Table 179. VT_TSTATE[1—28], Transmit State Per Channel (RO) ................................................................... 288
Table 180. VT_GCTL1, VT Global Control Register 1 (R/W) .............................................................................. 289
Table 181. VT_GCTL2, VT Global Control Register 2 (R/W) .............................................................................. 289
Table 182. VT_GCTL3, VT Global Control Register 3 (R/W) .............................................................................. 290
Table 183. VT_GCTL4, VT Global Control Register 4 (R/W) .............................................................................. 290
Table 184. VT_GCTL5, VT Global Control Register 5 (R/W) .............................................................................. 291
Table 185. VT_SIGDEG_CTL1, Signal Degrade Control Register 1 (R/W) ........................................................ 292
Table 186. VT_SIGDEG_CTL2, Signal Degrade Control Register 2 (R/W) ........................................................ 292
Table 187. VT_SIGDEG_CTL3, Signal Degrade Control Register 3 (R/W) ........................................................ 292
Table 188. VT_SIGDEG_CTL4, Signal Degrade Control Register 4 (R/W) ........................................................ 293
Table 189. VT_SIGDEG_CTL5, Signal Degrade Control Register 5 (R/W) ........................................................ 293
Table 190. VT_SIGDEG_CTL6, Signal Degrade Control Register 6 (R/W) ........................................................ 293
Table 191. VT_SIGDEG_CTL7, Signal Degrade Control Register 7 (R/W) ........................................................ 293
Table 192. VT_SIGFAIL_CTL1, Signal Fail Control Register 1 (R/W) ................................................................ 293
Table 193. VT_SIGFAIL_CTL2, Signal Fail Control Register 2 (R/W) ................................................................ 293
Table 194. VT_SIGFAIL_CTL3, Signal Fail Control Register 3 (R/W) ................................................................ 294
Table 195. VT_SIGFAIL_CTL4, Signal Fail Control Register 4 (R/W) ................................................................ 294
Table 196. VT_SIGFAIL_CTL5, Signal Fail Control Register 5 (R/W) ................................................................ 294
Table 197. VT_SIGFAIL_CTL6, Signal Fail Control Register 6 (R/W) ................................................................ 294
Table 198. VT_TCTL[1—28], Transmit Control Per Channel (R/W) ................................................................... 295
Table 199. VT_TTUOH_CTL[1—28], Transmit TU Overhead Control Per Channel (R/W) ................................. 296
Table 200. VT_TAPSRIVAL[1—28], Transmit APS and Remote Indication Per Channel (R/W) ........................ 296
Table 201. VT_TSWOW[1—28], Transmit Software Overwrite Per Channel (R/W) ........................................... 297
Table 202. VT_TSIG_CTL[1—28], Transmit Signaling Control Per Channel (R/W) ........................................... 297
Table 203. VT_J2BYTE_INS_R[1—28][1—16], J2 Insert Values Per Channel (R/W) ........................................ 298
Table 204. VT_RCTL[1—28], Receive Control Per Channel (R/W) .................................................................... 298
Table 205. VT_RTUOH_CTL[1—28], Receive TU Overhead Control Per Channel (RO) ................................... 299
Table 206. VT_RBIP2_CNT[1—28], Receive BIP-2 Error Count Per Channel (RO) .......................................... 299
Table 207. VT_RREIV_CNT[1—28], Receive REI-V Error Count Per Channel (RO) ......................................... 299
Table 208. VT_RPTR_CNT[1—28], Receive Pointer and Count Per Channel (RO) .......................................... 299
Table 209. VT_J2BYTE_EXP_R[1—28][1—16], J2 Expected Values Per Channel (R/W, RO) ......................... 300
Table 210. VT_THRES_CTL[1—28], Transmit Elastic Store Threshold Control (R/W) ...................................... 300
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