參數(shù)資料
型號(hào)： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 31/672頁
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代理商： TMXF28155
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
31
Lucent Technologies Inc.
Overview
(continued)
VT/VC Mapper
The VT/VC mapper maps any valid combination of DS1 and E1 signals into a stream at a rate of 51.84 Mbits/s
(STS-1 or AU-3). The mapping methods (VT1.5, VT2, and VT group in ANSI nomenclature; TU-11, TU-12, and
TUG-2 in ITU nomenclature) are analogous. The VT/VC mapper supports the following mappings:
I
28 asynchronous, byte- or bit-synchronous DS1 signals are mapped into seven VT group’s or TUG-2s.
I
28 asynchronous, byte- or bit-synchronous J1 signals are mapped into seven VT group’s or TUG-2s.
I
21 asynchronous, byte- or bit-synchronous E1 signals are mapped into seven VT group’s or TUG-2s.
I
Maps T1 into VT1.5/TU-11/TU-12, J1 into VT1.5/TU-11/TU-12, and E1 into VT2/TU-12.
ADM and unidirectional path switch ring (UPSR) applications are supported via tributary loopback, tributary pointer
processing, and low-order path overhead access channel.
Supports automatic generation or microprocessor overwrite 1-bit RDI, enhanced RDI, 1-bit RFI, automatic down-
stream AIS generation, and five J2 trace identifier modes.
Complies with GR-253-CORE, G.707, T1.105, G.704, G.783, JT-G707, GR-499, and ETS 300 417-1-1.
Receive Direction
In the receive direction, the VT mapper terminates the data stream it receives from the SPE mapper. It demulti-
plexes the AU-3/TUG-3 into the VTs/TUs and checks the H4 multi frame alignment. Pointer interpreters for up to
28 VTs/TUs detect LOP AIS, NDF, NORM, INC, and DEC on each channel.
The low-order path termination includes V5 byte termination, J2 path trace, Z6/N2 tandem connection, Z7/K4
enhanced RDI and low-order APS monitor, and the payload termination for asynchronous, byte- or bit-synchronous
signals. The V5 byte termination performs BIP-2 check (bit- or block-mode), REI count, RFI and RDI detection, sig-
nal label monitor, and automatic AIS insertion (which can be inhibited). The J2 monitor supports four different
modes: cyclic check, SONET framing mode, SDH framing mode, and single byte check.
In byte-synchronous modes, the receive demapper generates a frame sync to indicate the DS1 frame bit or the
MSB of the E1 time slot 0. Additionally, it provides the framer access to the received signaling bits. Output of the VT
mapper is a DS1/J1/E1 signal with a gapped clock. It can be overwritten with AIS automatically or upon micropro-
cessor request.
Transmit Direction
In the transmit direction, the VT mapper gets a clock, data, and frame sync from the cross connect. The input is
retimed and checked for a digital loss of clock (LOC), an AIS condition and low zeros-density. In byte-synchronous
mode, the input signal is additionally checked for loss of frame sync (LOFS).
A transmit elastic store synchronizes the incoming DS1/J1/E1 signals to the local STS-1 clock. In asynchronous
and bit-synchronous mode it works as a bit-oriented (64-bit) FIFO and in byte-synchronous mode as a byte wide
(8-byte) buffer using a V5 byte marker bit (8—bit). Overflow or underflow conditions are monitored and reported.
In asynchronous and bit-synchronous mode, a fixed VT pointer of 78 (VT1.5/TU-11) and 105 (VT2/TU-12) is gen-
erated and the payload is mapped into the container using positive/null/negative bit stuffing mechanism (C- and S-
bits). In bit-synchronous mode, the bit stuffing mechanism is disabled. In byte-synchronous mode, a dynamic VT
pointer value is generated using the V5 marker implementing NORM, NDF, INC, and DEC pointers.
The VT POH generation comprises V5 byte with BIP2-generation, AIS-, signal label-, UNEQ-insertion, automatic
REI-, RFI-, RDI-, and enhanced RDI-generation (Bellcore, ITU-T), J2 path trace insertion via microprocessor,
Z6/N2 byte insertion, and Z7/K4 byte insertion via microprocessor or low-order path overhead (LOPOH) access
channel.
The data stream is synchronized to the received 2 kHz sync pulse and multiplexed to form the STS-1/AU-3 signal
which is then output to the SPE mapper.
When operating in byte-synchronous mode, the phase and signaling bits from the framer are stored and inserted
into the mapped frame.
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