參數(shù)資料
型號(hào)： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁(yè)數(shù)： 409/672頁(yè)
文件大小： 3782K
代理商： TMXF28155
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
409
Lucent Technologies Inc.
28-Channel Framer Block Functional Description
(continued)
Receive Signaling Per-Link Feature Provisioning
(continued)
Signaling Source Selection
The signaling source is selected by programming FRM_R_SIGSRC in FRM_RSLR33, Receive Signaling Link
Register 33 (R/W), Table 409 on page 500, bits [1:0]. If the source selected is the receive line interface, the receive
signaling processor will start extracting data from the receive line and store valid signaling codes into the D, C, B,
and A locations of FRM_RSLR0—FRM_RSLR31, Receive Signaling Link Registers 0—31 (R/W), Table 407 on
page 498 for each of the links.
The receive signaling processor will automatically determine the link type and extract the correct signaling bit posi-
tions from each link. The receive signaling processor can simultaneously service any combination of CEPT, DS1,
and CMI type links. The receive signaling processor will extract robbed-bit signaling from DS1 links, common
channel signaling from CEPT links, and time slot 0 signaling from CMI links compliant with the following standards.
n
ITU Rec G.704 10/98
CEPT Multiframe Signaling Structure
n
T1.403 1995
Robbed-Bit Signaling
n
TTC JJ-20.11
CMI Coded Interface
If the VT mapper is transporting byte sync mapped DS1 links into SONET frames, then the signaling source should
be set to VT mapper interface. In that case, the receive signaling processor will start collecting valid signaling
codes from the VT mapper and store them into the D, C, B, and A locations of FRM_RSLR0—FRM_RSLR31,
Receive Signaling Link Registers 0—31 (R/W), Table 407 on page 498 for each of the links.
If the VT mapper is the source of signaling, data will be extracted based on the standards listed below.
n
ANSI T1.105
SONET Payload Mapping
n
Bellcore GF-253-CORE
SONET Transport Systems
n
ITU Rec G.707 10/98
Network Node Interface for SDH
If the VT mapper is transporting byte sync mapped CEPT links into SONET frames, then the signaling source
should be set to the receive line interface. In that case the receive signaling processor will extract the entire time
slot 16 multiframe and store that information into FRM_RSLR0—FRM_RSLR31, Receive Signaling Link Registers
0—31 (R/W) for each of the links.
If the signaling source is set to be the host, the host may write to FRM_RSLR0—FRM_RSLR31, Receive Signaling
Link Registers 0—31 (R/W) and those values will be forwarded to the selected destination. The host mode can
also be used to manually freeze signaling. When the source is switched from receive line to host for example, the
existing signaling codes will be held until modified by the host or until the signaling source is switched back to the
receive line interface. If the host mode is used to manually freeze signaling, then the signaling debounce feature
must be enabled. To enable signaling debounce set FRM_R_SIGDEB in FRM_RSLR33, Receive Signaling Link
Register 33 (R/W), Table 409 on page 500, bits 5 to 1.
Each of the links is completely independent from one another with respect to the signaling source selection. Any
combination of receive line, VT mapper, and host is acceptable.
Signaling Destination Selection
There are three destinations for the signaling extracted from the receive line or VT mapper interface:
1.
2.
3.
Transmit System Interface.
Transmit Line Interface.
FRM_RSLR0—FRM_RSLR31, Receive Signaling Link Registers 0—31 (R/W), Table 407 on page 498.
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