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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 412/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
412
Lucent Technologies Inc.
28-Channel Framer Block Functional Description
(continued)
Receive Signaling Per-Link Feature Provisioning
(continued)
The format of the data stored in FRM_RSLR0—FRM_RSLR31, Receive Signaling Link Registers 0—31 (R/W),
Table 407 on page 498 also depends on the signaling state mode selected for each time slot as shown in the table
below.
Table 306. Receive Signaling Link Registers 0—31 Expected Data
If the state mode is 4 state or 2 state, then the unused bits will be set to 0.
Optional Receive Signaling Features Provisioned For Each Link
Support of DS1 Robbed-Bit Stomping
The DS1 robbed-bit positions of voice time slots will be set to 1 in the payload when FRM_R_RXSTOMP in
FRM_RSLR33, Receive Signaling Link Register 33 (R/W), Table 409 on page 500, bit 7 is set to 1. The robbed-bit
positions in the payload will be stomped; however, the signaling will be transmitted untouched by the system inter-
face.
Support of CEPT Time Slot 16 Stomping
Stomping of time slot 16 for CEPT links is enabled in the system interface block.The Super Mapper can also be
configured to transmit AIS on the system bus in time slot 16 when the signaling block loses time slot 16 alignment.
The configuration bits related to these two features are located in the FRM_SYSLR2, System Interface Link Regis-
ter 2 (R/W), Table 454 on page 529. When using these features, the signaling codes forwarded to the transmit sys-
tem bus will continue to reflect the contents of FRM_RSLR0—FRM_RSLR31, Receive Signaling Link Registers
0—31 (R/W), Table 407 on page 498.
Support of Signaling Debounce
If programmed to do so, the signaling extracted from the selected source will be debounced. This implies that a
valid signaling code would have to be detected twice before it is updated in FRM_RSLR0—FRM_RSLR31,
Receive Signaling Link Registers 0—31 (R/W), Table 407 on page 498. This feature is enabled by setting
FRM_R_SIGDEB in FRM_RSLR33, Receive Signaling Link Register 33 (R/W), Table 409 on page 500, bit 5.
Support of Japanese Handling Groups
If the signaling is transported by the VT mapper within four handling groups compliant to the Japanese standard,
TTC JT G.704, then FRM_R_HGEN in FRM_RSLR33, Receive Signaling Link Register 33 (R/W), Table 409 on
page 500, bit 4 must be set to 1. The signaling state mode must be set to either 2 state or no-signaling when using
handling groups.
If the signaling transported by the VT mapper uses handling groups, then the status of the handling group align-
ment can be transmitted across the system interface. The transmission of this status is enabled by setting
FRM_R_TSAISHG in FRM_SGR1, Receive Signaling Global Register 1 (R/W), Table 394 on page 492, bits 15 to
1. This mode forces the signaling data for the channels contained in each handling group to 1 if HG alignment has
not been achieved by the receive signaling processor. For example, if HG2 is unaligned then the A bit for time slots
2, 6, 10, 14, 18, and 22 forwarded to the system would be forced to 1.
Signaling State Mode
16 state
4 state
2 state
Bit 6
0
0
1
Bit 5
0
1
1
Bit 4
0
0
0
Bit 3
D
0
0
Bit 2
C
0
0
Bit 1
B
B
0
Bit 0
A
A
A
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