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參數(shù)資料
| 型號(hào)： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 440/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
440
Lucent Technologies Inc.
28-Channel Framer Block Functional Description
(continued)
HDLC Functional Description
The super mapper framer is capable of inserting and extracting HDLC data to and from multiple logical channels.
The system may specify any bit as an HDLC channel. For ESF, DDS, and CEPT framing formats, the facility data
link (FDL) bit may be programmed as a logical HDLC channel. Multiple bits within a time slot may be concatenated
to form a logical HDLC channel. The maximum number of bits in a logical channel is 8 bits (all within a single time
slot) and corresponds to a maximum data rate of 64 kbits/s. Multiple logical HDLC channels may be assigned to a
single payload time slot.
Received data from a HDLC channel is placed into a 128-byte FIFO.
Transmit HDLC channels are read from a separate 128-byte FIFO.
Once the HDLC channels are defined and the HDLC is enabled, the framer extracts and inserts the HDLC frames
in these channels.
The function of the receive and transmit HDLC sections will be described separately.
HDLC Operation
This section describes the standard HDLC functions performed by the framer’s HDLC block. The HDLC transmitter
accepts parallel data from the transmit FIFO, converts it to a serial bit stream, provides bit stuffing as necessary,
adds the CRC and the opening and closing flags, and sends the framed serial bit stream to the transmit framer.
The HDLC receiver unit receives time-slot data from the receive framer, identifies frames for proper format, recon-
structs data bytes, provides bit destuffing as necessary, and loads parallel data in the receive FIFO. HDLC frames
on the serial link have the following format.
Table 321. HDLC Frame Format
All bits between the opening flag and the CRC are considered user payload. User payload data such as the
address, control, and information fields are fetched from the transmit FIFO for transmission. Received user pay-
load data is stored in the receive FIFO buffers. The 16 bits preceding the closing flag are the frame check
sequence or cyclic redundancy check (CRC) bits.
Zero-Bit Insertion/Deletion (Bit Stuffing/Destuffing)
The HDLC protocol recognizes three special bit patterns: flags, aborts, and idles. These patterns have the common
characteristic of containing at least six consecutive 1s. A user data byte can contain one of these special patterns.
Transmitter zero-bit stuffing is done on user data and CRC fields of the frame to avoid transmitting one of these
special patterns. Whenever five 1s occur between flags, a 0 bit is automatically inserted after the fifth 1, prior to
transmission of the next bit. On the receive side, if five successive 1s are detected followed by a 0, the 0 is
assumed to have been inserted and is deleted (bit destuffing).
Opening Flag
User Data Field
Frame Check
Sequence (CRC)
16 bits
Closing Flag
01111110
≥
8 bits (multiple of 8 bits)
01111110
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