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參數(shù)資料
| 型號： | ST72T631K2M0 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | LOW SPEED USB 8-BIT MCU FAMILY with up to 16K MEMORY, up to 512 BYTES RAM, 8-BIT ADC, WDG, TIMER, SCI & I2C |
| 中文描述： | 低速USB 8高達(dá)16K的內(nèi)存位微控制器系列，高達(dá)512字節(jié)RAM，8位ADC，水分散粒劑，定時(shí)器，SCI |
| 文件頁數(shù)： | 101/109頁 |
| 文件大小： | 857K |
| 代理商： | ST72T631K2M0 |
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ST7263
101/109
COMMUNICATION INTERFACE CHARACTERISTICS
(Cont’d)
7.8.2 I
2
C - Inter IC Control Interface
I
2
C/DDC-Bus Timings
1) The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge the undefined
region of the falling edge of SCL
2) The maximum hold time of the START condition has only to be met if the interface does not stretch the low period of
SCL signal
Cb = total capacitance of one bus line in pF
Parameter
Standard I
2
C
Min
Fast I
2
C
Min
Symbol
Unit
Max
Max
Bus free time between a STOP and START con-
dition
Hold time START condition. After this period,
the first clock pulse is generated
LOW period of the SCL clock
HIGH period of the SCL clock
Set-up time for a repeated START condition
Data hold time
Data set-up time
Rise time of both SDA and SCL signals
Fall time of both SDA and SCL signals
Set-up time for STOP condition
Capacitive load for each bus line
4.7
1.3
T
BUF
ms
4.0
0.6
T
HD:STA
μ
s
4.7
4.0
4.7
0 (1)
250
1.3
0.6
0.6
0 (1)
100
20+0.1Cb
20+0.1Cb
0.6
T
LOW
T
HIGH
T
SU:STA
T
HD:DAT
T
SU:DAT
T
R
TF
T
SU
:
STO
Cb
μ
s
μ
s
μ
s
ns
ns
ns
ns
ns
pF
0.9(2)
1000
300
300
300
4.0
400
400
相關(guān)PDF資料 |
PDF描述 |
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