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參數(shù)資料
| 型號(hào)： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁數(shù)： | 414/489頁 |
| 文件大?。?/td> | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
389
Tributary Mapping Sequences:
1. Configuring all tributaries in the Mapping RAM in both EXSBI and INSBI first,
following the above four steps.
2. Set the global TS_EN bit in the SBI_BUS_CFG_REG.
3. Set the global TS_EN bit in EXSBI/INSBI Control registers.
4. Configure all the Control RAM in both EXSBI and INSBI, following the above
four steps.
5. Enable the SPEs last by setting the SPEn_ENBL bits in the
SBI_BUS_CFG_REG.
It is important to note that if tributary mapping needs to be done on any
tributary, then all tributary mapping must be done to all tributaries in the
SBI. For example, all 84 tributaries must be mapped if all 3 SPEs are T1, or
all 63 tributaries must be mapped if all 3 SPEs are E1.
Synchronous Configuration:
Even though there is no strict sequence to be followed when configuring a link to
be synchronous or asynchronous mode, there are a couple of important notes to
be aware of:
1. If any of the 32 Insert links is configured to be in synchronous mode, then the
DC_EN bit is ignored and SYNC_INT_EN in the Extract/Insert Control
register should be disabled to prevent spurious interrupts. This must be done
because Depth Check logic does not support synchronous mode.
2. If any link/tributary within an E1 SPE is in synchronous mode, the C1FP
pulses
must not
be 500 us apart (2Khz rate) but 6 ms instead, which is once
every 48 SBI frames.
14.3 UTOPIA Interface Configuration
There is very little setup required to configure the UTOPIA Interface. For typical
operation, the UI_COMN_CFG_REG, UI_SRC_CFG_REG, and
UI_SNK_CFG_REG need to be written to select the mode of operation and the
UI_SRC_ADD_CFG and UI_SNK_ADD_CFG need to be programmed for a pre-
defined address of the device. Once the registers are written with the proper
configuration information, the enable bit should be set to enable normal
operation.
The UI_EN bit should be disabled by a chip, which is connected to
the AAL1gator via the UTOPIA/AnyPHY bus, prior to its reset or reconfigured.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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