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參數(shù)資料
| 型號： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁數(shù)： | 404/489頁 |
| 文件大?。?/td> | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
379
SW_RESET bit in the DEV_ID_REG. Once taken out of reset RAM1 (and RAM2
if used) should be cleared to all zeros. At this point, the A1SP blocks are still in
reset because their respective An_SW_RESET bits in their An_CMD_REG
registers are still set. The UTOPIA interface is disabled and all UTOPIA outputs
are tri-stated because the UI_EN bit in the UI_COMN_CFG register is not set.
The line interface is configured in the mode indicated by the LINE_MODE pins
but all internal registers are in their reset state. The Line Interface is out of reset
at this point but will only be driving data as if all lines and/or queues are disabled.
14.2.1 Line Configuration
If in SBI mode the internal rams go through an internal initialization process. The
BUSY bit in the Insert/Extract Tributary RAM Indirect Access Control Registers
should be polled until low. Once low the SBI registers can be configured.
There are line interface registers for both Direct Low Speed Mode and SBI
mode. These registers should be set up before the A1SPs are taken out of
reset.
While the A1SPs are in reset the memory mapped registers which contain the
line configuration (LIN_STR_MODE and HS_LIN_REG) can be initialized. Note
that the R_CHAN_2_QUE_TBL registers and R_STATE_0 and R_LINE_STATE
registers cannot be accessed because they are internal and are being held in
reset.
Once the line is initialized and the LIN_STR_MODE and HS_LIN_REG memory
registers are initialized the CMD_ATTN bit in the An_CMD_REG bit can be set so
that the A1SPs can read their configuration. The An_SW_RESET bit should
remain set. Note that each A1SP has a separate register.
See Line Configuration Details below for more details.
14.2.2 Queue Configuration
Once this is complete the An_SW_RESET bit in the An_CMD_REG can be
cleared which will take each A1SP out of reset. The R_CHAN_2_QUE_TBL will
then begin a 640 SYS_CLK cycle initialization, which reset each timeslot to
playing out conditioned data. At this point the queues can be initialized as
needed.
14.2.3 Adding Queues
Queues are added by writing to the ADDQ_FIFO with the number of the queue to
be added. There is one add queue FIFO per A1SP. See Processor Interface
section for more details
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
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| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PM73123PI | 制造商:PMC-Sierra 功能描述: |
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