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參數(shù)資料
| 型號： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁數(shù)： | 181/489頁 |
| 文件大?。?/td> | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
156
Each entry within the Transmit Idle State FIFO indicates the channel responsible
for the interrupt and certain status information depending on the selected
DBCES mode. See the section on DBCES in the TX A1SP section which
discusses the different DBCES words and the structure of the entries in the Idle
State FIFO.
11.4.1.4
Line Interface Interrupts
The Line Interface sources three interrupts: SBI_DROP_INTR and
SBI_ADD_INTR and SBI_ALARM_INTR. The SBI_DROP_INTR indicates there
is an interrupt pending related to the SBI-Drop bus, also known as the Extract
SBI bus. The Extract Master Interrupt Status Register needs to be read to
determine the cause of the interrupt. The SBI_ADD_INTR indicates there is an
interrupt pending related to the SBI-Add bus, also known as the Insert SBI bus.
The Insert Master Interrupt Status Register needs to be read to determine the
cause of the interrupt. The SBI_ALARM_INTR indicates that an alarm was
detected on a link from the SBI. SBI_ALARM_REGH and SBI_ALARM_REGL
registers will identify which link failed.
11.4.2 Add Queue FIFO
In order to add a queue the processor has to write the ADDQ_FIFO. The
ADDQ_FIFO consists of 64 16-bit entries and is accessed using a single
address. The format of the ADDQ_FIFO word is shown in Figure 72. The first
byte specifies the number of the queue to be added. The next six bits represent
an offset that is used to spread the scheduling of cells across multiple frames.
This helps to avoid the problem of clumping, which refers to contention with other
cells scheduled during the same frame (see section 11.2.1.2.1 on Transmit
CDV).
The upper bit indicates whether or not the ADDQ_FIFO is empty. This bit can be
polled after adding queues to find out when they all have been added. The
Empty bit indicates Empty status when it is set. The amount of time it takes to
empty the FIFO is dependent on how full it is, whether TALP is processing cells
and whether there is back pressure on the UTOPIA bus. ADDQ_FIFO entries
can only be processed when TALP is idle. If the TALP_FIFO fills and prevents
TALP from processing cells, this will prevent ADDQ_FIFO entries from being
processed.
Note that the Offset and Queue Number fields are write only and cannot be read.
The Empty field is read only and cannot be written.
相關PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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