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參數(shù)資料
| 型號(hào)： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁(yè)數(shù)： | 180/489頁(yè) |
| 文件大小： | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
155
State FIFO not empty, A1SPn Receive Status FIFO overflow, Transmit Idle State
FIFO overflow, OAM interrupt, and Frame Advance FIFO overflow. The OAM
interrupt indicates that the Receive OAM Queue is not empty. In other words,
this interrupt can be thought of as an active low Receive OAM Queue Empty
signal. The A1SPn Receive Status FIFO overflow, A1SP Transmit Idle State
FIFO overflow, and Frame Advance FIFO overflow interrupts simply indicate that
the FIFOs have overflowed. The A1Spn Receive Status FIFO not empty interrupt
indicates the A1SPn Receive Status FIFO is not empty and the A1SPn Transmit
Idle State FIFO not empty interrupts do the same. The next two sections discuss
how these FIFOs operate.
Since some of the conditions are transitory, the A1SPn_INTR_REG captures if
the condition has occurred since the last time the register was read. The
A1SPn_STAT_REG reflects the current status.
11.4.1.3.1
A1SPn Receive Status FIFO
The Receive Status FIFO (RCV_STAT_FIFO) consists of 64 entries and is
contained internal to the chip. The FIFO is accessed using a single address.
When the FIFO transitions from empty to not empty, the INTR_FIFO_EMPB bit
in both the A1SPn_INTR_REG and the A1SPn_STAT_REG will go active. When
there are no longer any entries in the FIFO, the INTR_FIFO_EMPB bit in the
A1SPn_STAT_REG will go inactive.
Each entry within the Interrupt FIFO indicates the queue responsible for the
interrupt and one of four possible causes: DBCES bitmask change, exiting
underrun, entering underrun, and receive queue error. The first cause reports a
change in the bit mask for DBCES. The second two causes simply report a
change in the underrun status, while the third cause indicates an error has
occurred on the receive side. To find out the specific cause of the error, the
processor should access the R_ERROR_STKY register for the queue
responsible for the interrupt. An error entry will only occur for the latter case if
this is the first unmasked sticky bit error to occur for this queue since the last
time the sticky bit memory register was cleared.
11.4.1.3.2
A1SPn Transmit Idle State FIFO
The Transmit Idle State FIFO consists of 64 entries and is contained internal to
the chip. The FIFO is accessed using a single address port. When the FIFO
transitions from empty to not empty, the TX_IDLE_FIFO_EMPB bit in both the
A1SPn_INTR_REG and the A1SPn_STAT_REG will go active. When there are
no longer any entries in the FIFO, the Transmit Idle State FIFO not empty
interrupt bit in the A1SPn_STAT_REG will go inactive.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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