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參數資料
| 型號： | MC68HC08LK60VF |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PBGA160 |
| 封裝： | 15 X 15 MM, BGA-160 |
| 文件頁數： | 96/248頁 |
| 文件大?。?/td> | 1727K |
| 代理商： | MC68HC08LK60VF |
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Functional Description
MC68HC08LK60 MC68HC908LK60 Advance Information Data Sheet, Rev. 1.1
Freescale Semiconductor
185
16.3.3 Output Compare
With the output compare function, the TIM can generate a periodic pulse with a programmable polarity,
duration, and frequency. When the counter reaches the value in the registers of an output compare
channel, the TIM can set, clear, or toggle the channel pin. Output compares can generate TIM CPU
interrupt requests or TIM DMA service requests.
NOTE
This device does not have output compare pins.
16.3.3.1 Unbuffered Output Compare
Any output compare channel can generate unbuffered output compare pulses as described in 16.3.3
Output Compare. The pulses are unbuffered because changing the output compare value requires writing
the new value over the old value currently in the timer channel registers.
An unsynchronized write to the timer channel registers to change an output compare value could cause
incorrect operation for up to two counter overflow periods. For example, writing a new value before the
counter reaches the old value but after the counter reaches the new value prevents any compare during
that counter overflow period. Also, using a timer overflow interrupt routine to write a new, smaller output
compare value may cause the compare to be missed. The timer may pass the new value before it is
written.
Use these methods to synchronize unbuffered changes in the output compare value on channel x:
When changing to a smaller value, enable channel x output compare interrupts and write the new
value in the output compare interrupt routine. The output compare interrupt occurs at the end of
the current output compare pulse. The interrupt routine has until the end of the counter overflow
period to write the new value.
When changing to a larger output compare value, enable channel x timer overflow interrupts and
write the new value in the timer overflow interrupt routine. The timer overflow interrupt occurs at
the end of the current counter overflow period. Writing a larger value in an output compare interrupt
routine (at the end of the current pulse) could cause two output compares to occur in the same
counter overflow period.
16.3.3.2 Buffered Output Compare
Channels 0 and 1 can be linked to form a buffered output compare channel whose output appears on the
TCH0 pin. The timer channel registers of the linked pair alternately control the output.
Setting the MS0B bit in timer channel 0 status and control register (TSC0) links channel 0 and channel 1.
The output compare value in the timer channel 0 registers initially controls the output on the TCH0 pin.
Writing to the timer channel 1 registers enables the timer channel 1 registers to synchronously control the
output after the timer overflows. At each subsequent overflow, the timer channel registers (0 or 1) that
control the output are the ones written to last. TSC0 controls and monitors the buffered output compare
function, and timer channel 1 status and control register (TSC1) is unused. While the MS0B bit is set, the
channel 1 pin, TCH1, is available as a general-purpose I/O pin.
Channels 2 and 3 can be linked to form a buffered output compare channel whose output appears on the
TCH2 pin. The timer channel registers of the linked pair alternately control the output.
Setting the MS2B bit in timer channel 2 status and control register (TSC2) links channel 2 and channel 3.
The output compare value in the timer channel 2 registers initially controls the output on the TCH2 pin.
Writing to the timer channel 3 registers enables the timer channel 3 registers to synchronously control the
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