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參數(shù)資料
| 型號(hào)： | MC68HC08LK60VF |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PBGA160 |
| 封裝： | 15 X 15 MM, BGA-160 |
| 文件頁(yè)數(shù)： | 107/248頁(yè) |
| 文件大?。?/td> | 1727K |
| 代理商： | MC68HC08LK60VF |
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I/O Registers
MC68HC08LK60 MC68HC908LK60 Advance Information Data Sheet, Rev. 1.1
Freescale Semiconductor
195
CHxIE — Channel x interrupt enable bit
This read/write bit enables TIM CPU interrupts service requests on channel x. The DMAxS bit in the
timer DMA select register selects channel x TIM DMA service requests or TIM CPU interrupt requests.
NOTE
TIM DMA service requests cannot be used in buffered PWM mode. In
buffered PWM mode, disable TIM DMA service requests by clearing the
DMAxS bit in the timer DMA select register.
Reset clears the CHxE bit.
1 = Channel x CPU interrupt requests and DMA service requests enabled
0 = Channel x CPU interrupt requests and DMA service requests disabled
NOTE
Reading the high byte of the timer channel x registers (TCHxH) inhibits the
CHxF flag until the low byte (TCHxL) is read.
MSxB — Mode select bit B
This read/write bit selects buffered output compare/PWM operation. MSxB exists only in the timer
channel 0 and timer channel 2 status and control registers. Setting MS0B disables the channel 1 status
and control register. Setting MS2B disables the channel 3 status and control register.
Reset clears the MSxB bit.
1 = Buffered output compare/PWM operation enabled
0 = Buffered output compare/PWM operation disabled
MSxA — Mode select bit A
When ELSxB:A
≠ 00, this read/write bit selects either input capture operation or unbuffered output
compare/PWM operation.
1 = Unbuffered output compare/PWM operation
0 = Input capture operation
When ELSxB:A = 00, this read/write bit selects the initial output level of the TCHx pin. (See Table
16-2.). Reset clears the MSxA bit.
1 = Initial output level low
0 = Initial output level high
NOTE
Before changing a channel function by writing to the MSxB or MSxA bit, set
the TSTOP and TRST bits in the timer status and control register (TSC).
ELSxB and ELSxA — Edge/level select bits
When channel x is an input capture channel, these read/write bits control the active edge-sensing logic
on channel x.
When channel x is an output compare channel, ELSxB and ELSxA control the channel x output
behavior when an output compare occurs.
When ELSxB and ELSxA are both clear, channel x is not connected to port E, and pin TCHx is
available as a general-purpose I/O pin. Table 16-2 shows how ELSxB and ELSxA work. Reset clears
the ELSxB and ELSxA bits.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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