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參數(shù)資料
| 型號： | MC68HC08LK60VF |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PBGA160 |
| 封裝： | 15 X 15 MM, BGA-160 |
| 文件頁數(shù)： | 19/248頁 |
| 文件大?。?/td> | 1727K |
| 代理商： | MC68HC08LK60VF |
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Functional Description
MC68HC08LK60 MC68HC908LK60 Advance Information Data Sheet, Rev. 1.1
Freescale Semiconductor
115
All of the external interrupt pins are falling-edge-triggered and are software-configurable to be both
falling-edge and low-level-triggered. The MODE1 bit in the ISCR controls the triggering sensitivity of the
IRQ1 pin. The MODE2 bit controls the triggering sensitivity of the IRQ2 pin and the keyboard interrupt
pins.
When an interrupt pin is edge-triggered only, the interrupt latch remains set until a vector fetch, software
clear, or reset occurs.
When an interrupt pin is both falling-edge and low-level-triggered, the interrupt latch remains set until both
of these occur:
Vector fetch, software clear, or reset
Return of the interrupt pin to logic 1
The vector fetch or software clear may occur before or after the interrupt pin returns to logic 1. As long as
the pin is low, the interrupt request remains pending.
When set, the IMASK1 and IMASK2 bits in the ISCR mask all external interrupt requests. A latched
interrupt request is not presented to the interrupt priority logic unless the corresponding IMASK bit is clear.
NOTE
The interrupt mask (I) in the condition code register (CCR) masks all
interrupt requests, including external interrupt requests.
11.3.1 IRQ1 Pin
A logic 0 on the IRQ1 pin can latch an interrupt request into the IRQ1 latch. A vector fetch, software clear,
or reset clears the IRQ1 latch.
If the MODE1 bit is set, the IRQ1 pin is both falling-edge-sensitive and low-level-sensitive. With MODE1
set, both of these actions must occur to clear the IRQ1 latch:
Vector fetch, software clear, or reset — A vector fetch generates an interrupt acknowledge signal
to clear the latch. Software may generate the interrupt acknowledge signal by writing a logic 1 to
the ACK1 bit in the interrupt status and control register (ISCR). The ACK1 bit is useful in
applications that poll the IRQ1 pin and require software to clear the IRQ1 latch. Writing to the ACK1
bit can also prevent spurious interrupts due to noise. Setting ACK1 does not affect subsequent
transitions on the IRQ1 pin. A falling edge that occurs after writing to the ACK1 bit latches another
interrupt request. If the IRQ1 mask bit, IMASK1, is clear, the CPU loads the program counter with
the vector address at locations $FFFA and $FFFB.
Return of the IRQ1 pin to logic 1 — As long as the IRQ1 pin is at logic 0, the IRQ1 latch remains set.
The vector fetch or software clear and the return of the IRQ1 pin to logic 1 may occur in any order. The
interrupt request remains pending as long as the IRQ1 pin is at logic 0.
If the MODE1 bit is clear, the IRQ1 pin is falling-edge-sensitive only. With MODE1 clear, a vector fetch or
software clear immediately clears the IRQ1 latch.
Use the BIH or BIL instruction to read the logic level on the IRQ1 pin.
NOTE
When using the level-sensitive interrupt trigger, avoid false interrupts by
masking interrupt requests in the interrupt routine.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCCF68HC08LK60 | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, UUC150 |
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| MC68HC11G5CFN | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQCC84 |
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參數(shù)描述 |
|---|---|
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| MC68HC08LT8CFGE | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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| MC68HC08P4 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCMOS MICROCONTROLLER UNIT |
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