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參數(shù)資料
| 型號(hào)： | MC68HC08LK60VF |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PBGA160 |
| 封裝： | 15 X 15 MM, BGA-160 |
| 文件頁數(shù)： | 100/248頁 |
| 文件大小： | 1727K |
| 代理商： | MC68HC08LK60VF |
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Interrupts
MC68HC08LK60 MC68HC908LK60 Advance Information Data Sheet, Rev. 1.1
Freescale Semiconductor
189
16.4 Interrupts
The TIM sources can generate these interrupt requests:
TIM overflow flag (TOF) — TOF is set when the TIM counter value matches the value in the TIM
counter modulo registers. The TIM overflow interrupt enable bit, TOIE, enables the TOF flag to
generate TIM overflow CPU interrupt requests. TOF and TOIE are in the TIM status and control
register
TIM channel flags (CH3F–CH0F) — CHxF is set when an input capture or output compare occurs
on channel x. The channel x interrupt enable bit, CHxIE, enables the CHxF flag to generate TIM
channel x CPU interrupt requests. CHxF and CHxIE are in the TIM channel x status and control
register.
16.5 Low-Power Modes
The WAIT and STOP instructions put the MCU in low power- consumption standby modes.
16.5.1 Wait Mode
The TIM remains active after the execution of a WAIT instruction. Any enabled CPU interrupt request from
the TIM can bring the MCU out of wait mode. If the TIM is not required to bring the MCU out of wait mode,
reduce power consumption by stopping the TIM before executing the WAIT instruction.
16.5.2 Stop Mode
The TIM is inactive after the execution of a STOP instruction. The STOP instruction does not affect
register conditions or the state of the timer counter. Timer operation resumes when the MCU exits stop
mode after an external interrupt.
NOTE
This device does not function in stop mode.
16.6 TIM During Break Interrupts
A break interrupt stops the timer counter.
The system integration module (SIM) controls whether status bits in other modules can be cleared during
the break state. The BCFE bit in the SIM break flag control register (SBFCR) enables software to clear
status bits during the break state. (See 9.4.1 Break Status and Control Register.)
To allow software to clear status bits during a break interrupt, write a logic 1 to the BCFE bit. If a status
bit is cleared during the break state, it remains cleared when the MCU exits the break state.
To protect status bits during the break state, write a logic 0 to the BCFE bit. With BCFE at logic 0 (its
default state), software can read and write I/O registers during the break state without affecting status bits.
Some status bits have a 2-step read/write clearing procedure. If software does the first step on such a bit
before the break, the bit cannot change during the break state as long as BCFE is at logic 0. After the
break, doing the second step clears the status bit.
相關(guān)PDF資料 |
PDF描述 |
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