參數(shù)資料
型號(hào)： MB90242A
元件分類： 微控制器/微處理器
英文描述： 16-BIT, 32 MHz, MICROCONTROLLER, PQFP80
封裝： 12 X 12 MM, 0.50 MM PITCH, PLASTIC, SQFP-80
文件頁數(shù)： 150/258頁
文件大?。?/td> 2010K
代理商： MB90242A
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B.11Execution Cycle Counts for Special Operations
228
F2MC-16F Instruction Lists
(3)
At end of count
After transfer operation, execute stack operation and branch to interrupt processing program.
Table B.11c Extended Intelligent I/O Service Execution Time at End of Count (when ISCS SE bit is '0')
*For compensation values (b) and (c) see Appendix B.4b.
Compensation values for transfer operations should be taken into account.
Table B.11d Extended Intelligent I/O Service Execution Time at End of Count (when ISCS SE bit is '1')
*For compensation values (b) and (c) see Appendix B.4b.
Compensation values for transfer operations should be taken into account.
Buffer address pointer
Fixed
Updated
I/O address pointer
Fixed
Updated
Cycle count
BAP
IOA
IOA
BAP
39
40
39
40
42
43
Compensation value
7x(b)+13×(c)
+ transfer operation (read: 1
cycle, write: 1 cycle)
7×(b)+13×(c)
+ transfer operation (read: 1
cycle, write: 1 cycle)
7×(b)+14×(c)
+ transfer operation (read: 1
cycle, write: 1 cycle)
Bus operation
Internal register access
ISD access
Transfer operation
Interrupt vector
Stack write
Word access: 1 cycle, byte
access: 4 cycles
Word access: 5 cycles, byte
access: 2 cycles
Read: 1 cycle, write: 1 cycle
Word address: 1 cycle, byte
access: 1 cycle
Word access: 6 cycles
Word access: 1 cycle, byte
access: 4 cycles
Word access: 5 cycles, byte
access: 2 cycles
Read: 1 cycle, write: 1 cycle
Word address: 1 cycle, byte
access: 1 cycle
Word access: 6 cycles
Word access: 1 cycle, byte
access: 4 cycles
Word access: 6 cycles, byte
access: 2 cycles
Read: 1 cycle, write: 1 cycle
Word address: 1 cycle, byte
access: 1 cycle
Word access: 6 cycles
Buffer address pointer
Fixed
Updated
I/O address pointer
Fixed
Updated
Cycle count
BAP
IOA
IOA
BAP
40
41
40
41
43
44
Compensation value
7×(b)+13×(c)
+ transfer operation (read:
1 cycle, write: 1 cycle)
7×(b)+13×(c)
+ transfer operation (read:
1 cycle, write: 1 cycle)
7×(b)+14×(c)
+ transfer operation (read:
1 cycle, write: 1 cycle)
Bus operation
Internal register access
ISD access
Transfer operation
Interrupt vector
Stack write
Word access: 1 cycle, byte
access: 4 cycles
Word access: 5 cycles, byte
access: 2 cycles
Read: 1 cycle, write: 1
cycle
Word address: 1 cycle,
byte access: 1 cycle
Word access: 6 cycles
Word access: 1 cycle, byte
access: 4 cycles
Word access: 5 cycles, byte
access: 2 cycles
Read: 1 cycle, write: 1
cycle
Word address: 1 cycle,
byte access: 1 cycle
Word access: 6 cycles
Word access: 1 cycle, byte
access: 4 cycles
Word access: 6 cycles, byte
access: 2 cycles
Read: 1 cycle, write: 1
cycle
Word address: 1 cycle,
byte access: 1 cycle
Word access: 6 cycles
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