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參數(shù)資料
| 型號： | L64005-F |
| 廠商： | LSI CORP |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 60/272頁 |
| 文件大小： | 1252K |
| 代理商： | L64005-F |
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5-10
External Memory Interface
Final Rev F
Copyright 1996 by LSI Logic Corporation. All rights reserved.
If the 16-word deep internal FIFO is empty and a read command is
issued, 16 words are read from the DRAM and loaded into the FIFO. If,
before reading out these 16 words from the FIFO, the user needs to write
to the DRAM, the FIFO must be ushed rst. If the user tries to write to
the DRAM while multiple reads are executed, the data in the FIFO
becomes corrupted. The corrupted data then gets written to the DRAM.
After completing reads or writes in the transfer, if a user needs to switch
to host mode, the recommended sequence of operations is:
Step 1.
ush the FIFO (if executing DRAM reads).
Step 2.
set the transfer mode to host mode.
Step 3.
execute the host mode.
The DRAM address and the DRAM transfer mode should only be
changed when both the Read Ready and Write Ready bits are set, to
ensure that the DRAM has completed the previous instruction.
5.3.3.2 DMA Transfer DRAM
In this mode, the host or an external DMA controller writes parallel data
on the rising edge of the VVALID pin to perform the fast data block trans-
fer to the DRAM. The value of the DRAM transfer count (Group 7, Reg-
isters 51 and 52), which decrements each time that a word is written,
sets the block size. The DRAM address registers store the destination
address. The L64005 generates an interrupt when the count reaches
zero, and sets the DRAM ready bits in Group 7, Register 1. The host or
external DMA controller must stop the transfer when VREQ is deas-
serted. Note: VVALID timing is the same as the video parallel channel
transfer timing shown in Figure 9.7. While the transfer is in progress, the
host cannot access DRAM, and the DRAM ready bits in Group 7, Reg-
ister 1 are cleared.
5.3.3.3 DRAM Block Move
In this mode, the DRAM controller copies the data from the source block
specied by the DRAM source address (Group 7, Registers 48 though
50) to the destination block specied by the DRAM destination address
(Group 7, Registers 2 through 4). The DRAM transfer count (Group 7,
Registers 51 and 52) indicates the total number of words to be moved.
Note that the transfer begins immediately when the corresponding DRAM
transfer mode is set. The L64005 clears the DRAM ready bits while the
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