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參數(shù)資料
| 型號(hào)： | L64005-F |
| 廠商： | LSI CORP |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 117/272頁 |
| 文件大?。?/td> | 1252K |
| 代理商： | L64005-F |
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L64005 MPEG-2 Audio/Video Decoder Technical Manual
7-3
Final Rev F
Copyright 1996 by LSI Logic Corporation. All rights reserved.
the decoder has achieved sync. to the bitstream and that the parameters
in Group 6 Registers 52 and 53 are valid.
7.2.3
Setting the DAC
Interface Mode
The L64005 uses a simple interface for a large number of serial PCM
DACs. It supports both baseband and oversampling DACs. However, with
some oversampling DACs, it may be necessary to supply an external
clock reference to the L64005 audio decoder, other DAC’s will have their
own PLL circuits on chip.
See the subsection entitled “Group 6 Audio Mode Control” on page 2-40
for a description of the bits used to control the DAC interface.
7.2.4
Setting the
Output Sample
Rate
It is necessary to set the output sample rate of the audio decoder,
because the L64005 cannot determine what clock frequency it is being
fed. The output sample rate is controlled by a digital numerically con-
trolled oscillator (NCO) which acts as a
divider of the selected
clock. The output serial bit clock, BCLK, is controlled by the values pro-
grammed in the NCO control registers.
Given the DAC clock
(27 MHz SYSCLK or ACLK) and the sample rate
(audio sample rate of your DAC), we dene the bit clock ratio,
,
as follows:
Equation 7.1
Where
is the number of
cycles in each BCLK cycle, and
where
is the number of bits per stereo sample (16 x 2 for 16 bit ste-
reo DACs), and we want BCLK to transition every
cycles.
The ratio
is given by:
Where
is the bit rate input to the DAC and
.
Once again,
is the sample rate and
is 27 MHz or the frequency of
the external ACLK input.
n
2
m
()
f
d
f
s
N
BCLK
1
N
BCLK
f
s
N
b
×
() f
d
=
N
BCLK
f
d
N
b
N
BCLK
2
f
d
()
n
2
m
()
n
2
m
()
f
BCLK
f
d
1
N
BCLK
==
f
BCLK
f
BCLK
f
s
N
b
×
=
f
s
f
d
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PDF描述 |
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